vcs 两步编译vcs_compile+simv
第一步,调用VCS生成simv。
vcs -full64 -sverilog -debug_all -lca -kdb -timescale=1ns/1ps
这里,不同vcs版本可能会有所不同,-debug_all 可能为-debug_access+all
这里使用了-sverilog选项开启SystemVerilog支持。添加-kdb选项支持debug_access+all输出KDB格式的数据,用于与Verdi在交互模式交换数据,而KDB格式属于"Limited Customer Availability"特性,必须通过-lca选项开启。
第二步,执行simv,启动Verdi调用VCS仿真器。
./simv -gui=verdi
这里使用-gui=verdi选项启动Verdi,另外还可以使用-gui=dve启动DVE。
第三步,Verdi图形界面启动后,就可以执行设置断点,单步执行,继续运行等操作进行交互式调试了。
total cmd: 1. vcs -kdb -debug_access+all -lca 2. /simv -verdi
vcs 三步编译vlogan+vcs_compile+simv
total cmd: 1.vlogan -kdb
2. vcs -kdb -debug_access+all -lca
3. ./simv -verdi