VCS的使用

vcs -sverilog -debug_all full_adder.v full_adder_tb.v -l com.log （vcs编译完源代码后会生成simv可执行文件）

vcs是逻辑仿真EDA工具的编译源代码的命令

-sverilog 编译命令选项，识别System Verilog语法

-debug_all 编译命令选项，将debug的信息全部保存下来，如波形文件

-l com.log 编译命令选项，将编译过程生成的日志写入com.log文件

dev & (&表示后台启动dve命令，不占用当前的terminal)

 dve界面化操作

simulator--setup--选择可执行文件（simv）--右击add to wave--new wave view--在dev>处输入run回车开始仿真

Verilog Testbench功能

产生激励--将激励输入到待测设计--获取响应--检查响应的正确性--根据验证目标评估验证进度（覆盖率）

 自动化编译：Makefile

一些操作在虚拟机上进行

;tabnew Makefile 直接在gvim界面新建一个文件

建一个file.list文件，将.v文件的相对路径放进去 find -name "*.v">file.list

第一个Makefile：

编写时遇到的问题:

运行vcs和dve时需要加上 -full64脚本（在64bit电脑上运行），否则报错找不到vcs

将-debug_all改为-debug_access+all

vcdplus.vpd文件不存在，由于后续仿真大多采用verdi，将此问题暂且搁置，仍待解决