clock divider

一个clock的产生：

1) Clock source的选择：

cgm_mux5(.clk_out,

                 .clk_in0,

                 .clk_in1,

                 .clk_in2,

                 .clk_in3,

                 .clk_in4,

                 .sel_in,

                 .ptest_scan_dc_mode  );

在dc_scan mode下，选择某一个clock freq。

Sel_in_scan = {3{~ptest_scan_dc_mode}} & sel_in[2:0]

将所有的mux做成2x1的。5选1的mux，可以先进行4x1的选择，再进行2x1的选择，4选1的mux，可以分为三个2x1的选择。

Z_i0 = S0  ?  I1 : I0;

Z_i1 = S0  ?  I3 : I2;

Z   = S1  ? Z_I1 : Z_I0;

 

2)       Clock div的处理：

u_cgm_divn_clk_sim0(

                      .clk_div  (clk_sim0_gen),

                      .div_ratio  (cgm_ratio_sim0),

                      .cgm_busy  (cgm_busy_sim0),