本文详细介绍了数字后端设计流程，包括数据准备、布局规划、自动放置标准单元、时钟树合成、静态时序分析、ECO、填充、布线、dummy metal增加、DRC和LVS检查，最终进行tape out。流程中涉及多种工具如Synopsys的Design Compiler、Physical Compiler、PrimeTime，以及Cadence的Physical Verification工具。
在PD之后，netlist中会多出很多DCAP元件(去耦电容，减少IR-Drop)或者filter cell(保证芯片均匀度要求)
还有一些antenna cell也就是一些diode用来泻流，防止天线效应(生产中裸露的metal，收集电荷，击穿栅极)
版图一般由两层组成：base layer和metal layer。
base layer由p-substrate和n-well组成。
封装前的芯片叫做die，长满die的晶圆叫做wafer
GDS相对于RTL的要求：
RTL+SDC经过synthsis和physical design得到GDS
9290
5910
被折叠的 条评论
为什么被折叠?
到【灌水乐园】发言
最低0.47元/天 解锁文章
扫一扫
