提高电路时钟频率的几种方法_QuartusII

对于提高电路时钟频率的方法，最有效的无非是自己设计电路的时候尽量不要在关键路径上的一个时钟周期内做太多组合逻辑的运算，很费时的，能够几个时钟周期平摊的就平摊下；另外，写代码的时候，风格也很重要，尽量不要在关键路径上写三重门运算的，时钟速度很受影响的。

 

做到以上两点的，如果使用FPGA实现的话，以下推荐几种提高时钟频率的方法。用于Altera公司的QuartusII9.1.当然其他版本的工具亦可借鉴。

2.3.1 TimeQuest时序分析器

 

2.3.1.1 优势

使用 TimeQuest 时序分析器的优势包括：

• 使用方便的 GUI —— TimeQuest 时序分析器提供使用方便的 GUI 以及交互式报告，进行时序分析。
• 对业界标准 SDC 格式的自然支持—— 您可以利用功能强大的业界标准时序约束格式，使用并反复使用 SDC 格式和工具命令语言 (Tcl) 脚本，进一步提高效率。
• 支持复杂的时钟方案—— SDC 格式提供更简单但是功能更强大的时序格式，对高级设计组成 (DDR 以及其他源同步协议、复用时钟等 ) 进行快速直接的描述和分析。
• 进一步提高性能—— 与标准时序分析器相比， TimeQuest 时序分析器能够建立更精确的时序行为模型 ( 例如，上升/下降时序模型 ) 。 Hardcopy II 和 65nm 器件系列的性能可以提高 3-5 ％。
• 更简单的 ASIC 原型开发—— TimeQuest 时序分析器轻松实现了 ASIC 和 HardCopy 设计的 SDC 约束移植，加速了 ASIC 原型开发。

2.3.1.2 软件及器件支持

Quartus II从6.0版本开始就支持TimeQuest时序分析器。

TimeQuest支持MAXII、Cyclone系列、Stratix系列和HardCopyII器件。

在QII中选择以上器件时，可以选择使用经典时序分析器或TimeQuest分析器。

第三代65nm器件和Arria GX器件仅支持TimeQuest分析器。

Altera建议在90nm 和 65nm