verilog HDL 仿真错误

最新推荐文章于 2023-10-25 13:01:46 发布

amu226

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本文链接：https://blog.csdn.net/amu226/article/details/49927547

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在学习Xilinx FPGA时，作者遇到一个Verilog HDL编写的4位计数器仿真问题，仿真时出现语法错误。经过检查和修改激励程序，解决了配对begin...end的问题，最终成功仿真并得到预期结果。

摘要由CSDN通过智能技术生成

学习xilinx FPGA，自己学习编写一个计数器的verilog HDL的程序，在仿真激励上编写始终不过，总报语法错误，郁闷啊。下面贴出这个程序，以便自己今后记住：

module cnt_4bit(q, clear,clock
);
input clear,clock;
output[3:0] q;

reg[3:0] q;

always @(posedge clear or negedge clock)
begin
if(clear)
q = 4'd0;
else
q = (q + 1) % 16;
end

endmodule

test bench的激励程序：

`timescale 1ns / 1ps

// Company:
// Engineer:
//
// Create Date: 14:00:26 11/19/2015
// Design Name: cnt_4bit
// Module Name: E:/xilinx/study/project2/mux2_1/tb_