VGA协议与图像输出Verilog编程

任务要求：

1、从"实验3-基于Verilog HDL的数字秒表、波形发生器等设计" 任选一个完成；
2、练习基于VGA的图像显示，了解VGA协议，通过Verilog编程实现VGA端口生成彩条图案或者自定义的汉字图案；或者完成一个简单的类似贪吃蛇的VGA小游戏

一、基于Verilog HDL的数字秒表仿真

实验环境：Quartues 13.0
仿真环境：modelsim 13.0

1.1创建工程以及verilog HDL文件

关于在Quartues工程的创建笔者就不在此赘述了。
结果如下：

1.2在文件中编写时钟代码

参考代码：

	module Clock(clk,reset,pause,msh,msl,sh,sl,minh,minl);
	//其中msh为百分秒的十位,msl为百分秒的个位,sh为秒的十位,sl为秒的个位,minh为分的十位,minl为分的个位
	input clk,reset,pause;//时钟，复位，暂停
	output [3:0] msh,msl,sh,sl,minh,minl;//输出
	reg [3:0] msh,msl,sh,sl,minh,minl;//寄存器
	reg count1,count2;//寄存器
	
	//设置百分秒
	always @(posedge clk or posedge reset)//时钟上升沿或复位上升沿
	 begin
		if(reset)//信号为复位时
		 begin
		{
   msh,msl}<=0;//百分秒十位和百分秒个位赋0
		count1<=0;//寄存器count1赋0
		 end
		 else if(!pause)//信号不是复位不是暂停时
		 begin
			if(msl==9)//如果百分秒个位为9
		   begin
				msl<=0;//百分秒个位赋0
				if(msh==9)//如果百分秒十位为9
				begin
					msh<=0;//百分秒十位赋0
					count1<=1;//寄存器count1赋1
				end
				else//如果百分秒十位不为9
				msh<=msh+1;//百分秒十位加1
		   end
			else//如果百分秒个位不为9
			begin 
				msl<=msl+1;//百分秒个位加1
				count1<=0;//寄存器coount1赋0
			end
			end
	 end
	 
	 //设置秒
	 always @(posedge count1 or posedge reset)//信号为寄存器count1上升沿或复位上升沿时
	 begin
		if(reset)//信号为复位
		begin
			{
   sh,sl}<=0;//秒的十位和个位赋0
			count2<=0;//寄存器count2赋0
		end
		else if(sl==9)//秒的个位为9
		begin
			sl<=0;//秒个位赋0
			if(sh==5)//秒十位为5
			begin
				sh<=0;//秒十位赋0
				count2<=1;//寄存器count2赋1
			end
			else //秒十位不为5
				sh<=sh+1;//秒十位加1
		end
		else//秒个位不为9
		begin
			sl<=sl+1;//秒个位加1
			count2<=0;//寄存器count2赋0
		end
	 end
	 
	 //设置分
	 always@(posedge count2 or posedge reset)//寄存器count2上升沿或复位上升沿
		begin
		if(reset)//信号为复位
		begin
			minh<=0;//分十位赋0
			minl<=0;//分个位赋0
		end
		else if(minl==9)//信号为分个位为9
		begin
			minl<=0;//分个位赋0
		   if(minh==5)//分十位为5
				minh<=0;//分十位赋0
				else//分十位不为5
				minh<=minh+1;//分十位加1
		end
		else//分个位不为9也不是复位
			minl<=minl+1;//分个位加1
		end
	endmodule

1.3综合编译

检查代码是否有问题：

结果显示：编译无错误。

1.4进行仿真

• 1.时钟频率设置
  
  我是使用的默认50Hz。
• 2.进行功能仿真
  
  注：如果仿真的时候出现以下的错误。

Error: (vsim-19) Failed to access library “cyclone_ver” at “cyclone_ver”
类似于这种连接库e 问题，差不多有100行左右的时候。

解决办法：
https://blog.csdn.net/u013753393/article/details/50350138
注意output file文件很重要：

注：一定要是你当前工程文件下的simulation下的qsim目录下才可以仿真成功

二、VGA简介

• 1.VGA（Video Graphics Array）视频图形阵列是IBM于1987年提出的一个使用模拟信号的电脑显示标准。VGA接口即电脑采用VGA标准输出数据的专用接口。
• 2.VGA的优点
  具有分辨率高、显示速率快、颜色丰富等优点。
• 3.VGA的应用范围
  随着电子产业及视频图像处理技术的发展，VGA(视频图形阵列)作为一种标准的显示接口在视频和计算机领域得到了广泛的应用。
• VGA协议的通信原理
  VGA通信时序图：
  

三、通过Verilog编程实现VGA端口的汉字图案显示

1.硬件设计

1.在quartus中创建一个新的工程，并在新的工程中添加新的HDL文件

由于之前的的练习中，我们都创建过工程以及HDL文件，因此我就不在这里赘述了。
创建HDL文件用于verilog编程。

2.打开pin planner 进行管脚的设计

设计完成之后直接关掉此页面就行了。

2.软件设计

1.在创建的HDL文件中编写代码

代码如下：

module snake