1.新建工程。File----new----new quartus Ⅱproject。
在1处填入工程文件夹(路径中不要使用中文),2处填写工程名,3处填写该工程的顶层模块名(默认情况下工程名和顶层模块名相同),然后NEXT。下一个对话框是添加已有文件的,没有的话就next。再下一个对话框是设备设置,可next。再下一个对话框是仿真设置,这个会在下面详细设置,这里直接next。然后finish。
2.新建Verilog文件。file---new---verilog HDL file。然后先保存为adder.v。
3.编写程序
以实现一个与门和或门为例,Verilog描述源文件如下:
module test(a,b,out1,out2);
input a,b;
output out1,out2;
assign out1=a&b;
assign out2=a | b;
endmodule
然后保存源文件;
4.检查语法(点击工具栏的这个按钮(start Analysis & synthesis))
5.整体编译(工具栏的按钮(start Complilation))
6.仿真的设置(重要)。
(1)Tools----options----EDA Tool Options,在modelsim后的路径里填入modelsim程序的路径。
(2)assignments----setting----EDA Tools Settings----simulation。在tool name里选择modelsim,format for output netlist里选择verilog HDL,time scale 里根据仿真程序选择。设置好后勾选compile test bench,然后打开后面的test benches。
(3)在TEST benches对话框里点击new。
(4)在test bench name中填写仿真模块名,在top level module in test bench中填写仿真模块中的顶层模块名(默认与仿真模块名相同),然后点击下面的File name后文件添加按钮(3),找到你已经编写好的仿真程序,然后点击Add添加。
一顿OK。
7.编译。processing----start compilation。
8.看综合结果,在Tasks中,compile design-----Analysis & Synthesis-----Netlist Viewers-----RTL Viewer(双击)
9.Tools----Run EDA Simulation tool-----EDA RTL Simulation。然后你就发现启动了modelsim。