athen21-CSDN博客

原创传输中的串扰（八）

噪声预算中分配的最大可容许串扰约为信号的摆幅的5% （反射噪声 5% 电源噪声5% ，一般信号的噪声容限设计为电平的15%）。这意味着受害受到的有效介电常数更大一点，这时，对受害线上的信号而信，有效介电常数增大，使得受害信号的速度降低，从而时延增大。随着线间距增大，耦合噪声迅速下降，如果只考虑相邻导线的开关，那么即便在最坏的几何结构下，仍能包括总噪声值的95%。每对导线之间都会有电容，使用下标来进行区分，将导线1与导线2之间的电容记为，导线2和导线4之间的电容记为，信号路径和返回路径之间的电容记为或。

2024-06-02 17:34:17 845

原创有损线、上升边退化与材料特性(七)

由于这个种选择性的衰减，信号的带宽降低，信号的上升边会增长。当电容器两电极平面之间填充实际材料并施加电压时，将有电流通过，这个电称为漏电流，对应的电阻率称为体漏电阻率。如果上升边的退化使接收到的上升边显著拉长到与单位时间可比拟的程度，当前电平的状态受前位模式的影响，这种现像称为符号间的干扰（ISI）。在低损耗区，有损线中信号的速度与无损传输线中的相同，信号速度不受损耗的影响。表示传输线的本征上升边，单位为ns，表示传输的长度，单位为in。表示本征带宽，单位为GHz，表示传输的长度，单位为in。

2024-06-02 17:31:32 714

原创传输线与反射（六）

远端并联端接：高速接口（如DDR SERDES）常用的端接方法，端接电阻大小需要接近传输线阻抗，但由于电阻并接到地，会有额外的功耗存在，并且会造成定程度的高电平降低。过孔残桩通常会引入额外的电容量，其电容的大小由孔的尺寸，反焊盘大小，表底层焊盘大小，桩线长度都有关系。反射波形，可以使用精典的反弹图进行计算得到，一般也可以通过SPICE电路仿真得到，下面使用LTspice对反射波形的仿真情况。在PCB上的走线，有时会有一些短的分支，就称其为分支，这种结构在封装设计的过程中会遇到这种问题。

2024-03-01 17:46:14 1603

原创传输线物理基础(五)

返回路径上任何妨碍返回电流靠近信号电流的因素，都会增加其回路电感，并增加信号感受到的瞬态阻抗。对于PCB上的带状线与微带线，返回路径中的电流分布挤近信号路径下面，无论信号路径是弯曲的还是拐直弯的，平面上的返回电流都会跟随它。由于大多数互连表现为传输线，驱动互连的电流产生器，高速CMOS器件都必须设计成低输出阻抗门，若输出器件的输出阻抗特别低，如10以下，通常称之为线驱动器。对于均匀传输线，其每一处的阻抗的瞬时阻抗都是相同的，其为传输线的固有属性，且仅与材料特性，介电常数及结构有关，而与传输线长度无法。

2024-02-29 12:17:10 823

原创电阻、电容、电感（四）

电阻的计算公式如下：代表电阻值，单位为，表示导线的体电阻率，单位为。体电阻率是一种材料固有特性，它不由材料构成的物体的结构特性决定，与物体尺寸无关。在芯片封装里，键合线的单位长度电阻约为1/in , 典型的键合线长度为0.1in或0.05in，所以其阻值为。称为方块电阻值，用表示；为具体的线条长宽比值，用表示。所以上面公式就变为：方块电阻经常用于层状结结电路（如印制电路板，封装基板）等场合。

2024-02-27 17:20:49 722

原创阻抗与电气模型（三）

在芯片设计中，将驱动器看作一个单纯的波形发生器，而把片上相关的互连看寄生效应。以下是在提取到的芯片VDD供电网络的等效电路文件，为SPICE电路模型。阻抗的定义为电压与电流的比值，通常用大写字母Z表示。Z = V/I，当信号沿互连传播时，将不断的探测互连的阻抗，并做出相应的反应。对实际元件的建模就是建立由理想元件组成的等效电路和模型，在一定的频率下去近似逼近实际元件。通常把建立最简单的模型称为一阶模型，它是建立模型的第一步。如果知道了互连的阻抗和传播时延，也就知道了它的几乎所有电气特性。

2024-02-27 14:17:13 307

原创时域与频域（二）

对于实际信号，如果传输线路的端接欠佳，则信号就会发生振铃，频谱在振铃处会出现峰值，振铃处的幅度会比没有振铃时的高10倍。这里的有效指的是互连的3dB衰减，也就是入射的信号幅度减小到原来的70%。一般假设在器件上时钟的上升沿可能是周期的10%，更严格的是可以到达其的7%。带宽：表示频谱中最高的有效正弦波频率分量值，有效指信号的谐波幅度仍然高于相同基频理想方小台上相应谐波幅度的70%的点。所以，驱动器从高电平跳变到低电平时，它的下降沿比上升沿更短。其中，是互连的3dB带宽的上升沿时间，也称为互连的本征上升边。

2024-02-26 15:23:01 509

原创信号完整性分析基本概念（一）

随着时钟频率的提高，发现并解决信号完整性问题成为产品开发的关键。因此需要精通信号完整性分析技术，并能采取高效设计过程以消除这些问题。广义上讲，信号完整性指的是在高速产品中由互连结构引起的所有问题。通常设计过程是极富直觉和创造性的，要想尽快完成合格的设计，激发关于信号完整性的设计直觉至关得要。“设计师可以分成两类，一类已经遇到了信号完整性问题，另一类即将遇到信号完不整性问题”

2024-02-26 15:18:54 251

原创如何确保PCIe Gen3通道的信号质量

这篇文章来自于 Anil Kumar Pandey的博客翻译，主要介绍PCIe 3.0的特性及仿真方法。

2023-10-29 18:00:50 2163

原创 DDR4信号完整性仿真

使用SystemSI进行DDR的仿真流程，并对常见的问题进行说明。

2023-08-08 23:10:05 4831 13

原创电源信号完整性全流程仿真

根据目前项目经验总结出在电源及信号完整性仿真中，各要素及所使用工具。

2023-05-20 18:20:15 210

原创 OptimizePI仿真流程

OptimizePI是用于针对PI设计进行优化的一个设计流程，可以针对PDN的设计进行仿真计算，主要功能包括以下几个：这个手册主要记录的是使用此软件的PDN前仿真评估流程Pre-layout的使用。在Pre-layout里进行PDN前仿真的分析，可以针对给定的目标阻抗进行电容去耦方案的预分析，主要思路为设置VRM与SINK的坐标位置，对距离电感与去耦电容进行预估计算。

2023-05-20 17:52:21 2107

原创基于SPEED2000的电源完整性时域仿真

基于SPEED2000工具，使用电流源波形，进行PDN设计的时域验证。

2022-06-26 22:09:51 2292

原创 STM32官方编程IDE及烧录软件介绍

ST官方有推出自己的编程IDE及烧录软件 —— STM32CubeIDE、STM32CubeProgrammer。此至关于STM32的软件开发，有了全套的官方软件可以使用。下面是两个软件网盘相对应的下载接方便大家下载使用。STM32CubeIDE下载链接：https://pan.baidu.com/s/1Lx_zDmPkDBvUhrfTG4sKsg提取码：47kqSTM32CubePromgrammer下载链接：https://pan.baidu.com/s/1aD_rc0w3lvUbzJ3YFR

2021-02-04 17:42:37 13049 1

原创 Proteus进行单片机仿真（一）

Proteus是一款可以进行单片机电路仿真的软件，软件提供多种单片机的型号，包含51、STM32、PIC、MSP430、ardunio等常用的单片机系列。其提供各种常见的外围器件可以方便的搭建电路并进行仿真，其中除了阻容感、二极管、三极管等有源无源器件，也包含马达、数码管，蜂鸣器、滑动变阻器、LED屏等功能性器件。下面为自己搭建的51单机的仿真电路，其参照市面上流行的开发板功能，可下载进行试用。链接：https://pan.baidu.com/s/1kBElMg8eBXgTlm51JJYX9w提取码：

2021-02-04 11:05:09 28173 1

原创电气设备的局部放电

引言局部放电是绝缘介质中局部区域击穿导致的放电现象。与击穿或者闪络不同，局部放电是绝缘局部区域的微小击穿，是绝缘劣化的初始现象。电气设备绝缘材料多为有机材料，如变压器油、绝缘纸、环氧等。通常电气设备绝缘体所承受的电场分布是不均匀的，面电价质本身通常也是不均匀的。如气体-固体复合绝缘、液体-固体复合绝缘等。即使是单一的绝缘介质，在制造、运行过程中也会在价质内部出现气泡、杂质等其他物质，这就导致了在绝缘介质内部或表面会出现高场强区域，一旦这些区域的场强高到足以引起该区域的局部击穿，就会出现局部放电，而此时其

2021-01-07 15:09:16 2887

原创 Allegro PCB 软件自动检查走线是否跨分割

Allegro PCB 软件自动检查走线是否跨分割PCB上的走线如果有跨分割的情况，会影响到走线上信号完整性。所以当在PCB布线完成后会对重要的信号线进行检查，是否有对于参考层有跨分割布线。很多同学都是在布线完成之后这一部分进行人工检查费时费力，可以利用Allegro PCB 中有自动显示走线与void关系的功能进行检查，下面为其具体流程：1. 设置正确的叠层打开叠层设置管理器，将想要检查的信号参考平层类型设置为PLANE2.设置高亮颜色点击Assign Color按钮，然后选择要使用标记的颜色

2020-07-16 14:08:10 2312

原创重新铺铜后禁布区失效铜皮不自动避让

重新铺铜后禁布区失效铜皮不自动避让问题现像：最近使用Allegro PCB画板过程中，由于未注意失误将铺地铜皮删掉并且没有及时恢复。当再次重新铺铜后发现，之前所设置的禁布区被覆铜，信号过孔与铜皮之前也没有自动避让。原始铺铜效果禁布区与信号过孔之前有自动的铜皮避让第二次铺铜效果禁布区被铜皮覆盖，铜皮与过孔重叠在一起，没有自动避让解决方法：由于设置问题，使得PCB软件的铜皮设置项被更改，取消了铜皮的自动避站，恢复设置方法如下，点再软件里Shape项，选择Global Dynamic Par

2020-06-23 15:53:19 6140

原创一种简单的PCB加温电路设计

由于产品需要工作在低温环境下，已经超出了电路板上部分元器件的工作最低运行温度要求，所以需要增加额外的加温电路，使得PCB板的整体温度可以保持在元器件要求的范围之内。1.基本思路加温电路的主要目的是为了在低温时，电路发挥作用为PCB板进行加热保温使其温度可以保持在器件可运行的最低温度以上，所以并不需要对温度进行精确的控制。因此制定以下方案，使用电阻与NTC温敏电阻进行分压，对一只MOS管或三极管进行控制。当温度低到一定阈值时，电阻与NTC电阻分压升高，打开加温电路，当温度回升后分压下降，降电路关闭。

2020-05-26 15:47:36 11703 4

athen21的博客

原创传输中的串扰（八）

原创有损线、上升边退化与材料特性(七)

原创传输线与反射（六）

原创传输线物理基础(五)

原创电阻、电容、电感（四）

原创阻抗与电气模型（三）

原创时域与频域（二）

原创信号完整性分析基本概念（一）

原创如何确保PCIe Gen3通道的信号质量

原创 DDR4信号完整性仿真

原创电源信号完整性全流程仿真

原创 OptimizePI仿真流程

原创基于SPEED2000的电源完整性时域仿真

原创 STM32官方编程IDE及烧录软件介绍

原创 Proteus进行单片机仿真（一）

原创电气设备的局部放电

原创 Allegro PCB 软件自动检查走线是否跨分割

原创重新铺铜后禁布区失效铜皮不自动避让

原创一种简单的PCB加温电路设计

原创 SSH连接树莓派步骤

原创 LDO选型基本点

转载理解电池充电器功能与充电拓扑结构

转载充电IC-NVDC架构(以BQS24259为例子）

原创 error: #5: cannot open source input file "stm32f10x_conf.h": No such file or directory问题解决方法

原创 #992: invalid macro definition: USE_STDPERIPH_DRIVER.STM32F10X_MD问题解决方法

转载 ST-LINK使用注意

原创 STM32标准库及的Keil软件包下载

转载 BUCK电路中的BOOT电容

转载充电输出架构

原创水浸器传感器介绍

原创开关电源电感选择笔记

allegro封装制做软件（FPM）

示波器取图

PCB走线电阻电感估算

海力士FLASH规格书

空空如也