Verilog
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Hustudent20080101
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Verilog语法有关casez和casex的分析
Verilog语法有关casez和casex的分析 2009-04-21 22:05 加入收藏 转发分享 人人网 开心网 新浪微博 搜狐博客 百度收藏 谷歌收藏 qq书签 豆瓣 淘江湖 Facebook Twitter Digg Yahoo!Bookmarks转载 2012-06-15 22:18:20 · 2435 阅读 · 0 评论 -
Z有时候也用?代替
Verilog的四种逻辑值 x和X、z和Z不区别大小写。Z有时候也用?代替转载 2012-10-19 16:50:52 · 709 阅读 · 0 评论 -
波形信号的保存
波形信号的保存:有时,在波形窗口内拖放了较多的信号,可以保存起来以后调入。在wave窗口,File -> Save format,保存成*.do文件。以后需要调入时,在modelsim主窗口命令行内执行:do *.do即可。转载 2012-10-18 13:56:28 · 918 阅读 · 0 评论 -
`timescale 1ns/1ns module AND2_TEST;//repeat(3)
/* fig1-9.tst */`timescale 1ns/1nsmodule AND2_TEST; reg A, B; wire OUT; AND2 AND2 (A, B, OUT); initial begin A = 0; B = 0; repeat(3) begin #100 A = 1; #100 A = 0; B = 1转载 2012-10-18 11:05:48 · 1038 阅读 · 0 评论 -
阻塞赋值和非阻塞赋值
阻塞赋值和非阻塞赋值 #1: 当为时序逻辑建模,使用“非阻塞赋值”。#2: 当为锁存器(latch)建模,使用“非阻塞赋值”。#3: 当用always块为组合逻辑建模,使用“阻塞赋值”#4: 当在同一个always块里面既为组合逻辑又为时序逻辑建模,使用“非阻塞赋值”。#5: 不要在同一个always块里面混合使用“阻塞赋值”和“非阻塞赋值”。#6:转载 2012-10-18 11:13:12 · 996 阅读 · 0 评论 -
$monitor(...)//$display(...)
$monitor($time,,,"wave=%b",wave);reg[7:0] inner_port_tb_reg;wire[7:0] inner_port_tb_wire;reg[7:0] outer_port_tb_reg;wire[7:0] outer_port_tb_wire;reg out_en_tb;integer i;$display("\转载 2012-10-18 14:38:56 · 851 阅读 · 0 评论 -
对inout端口的理解
选线法与译码法 Verilog inout 双向口使用和仿真对inout端口的理解 对inout端口的理解 对于含有inout端口的模块内部而言, inout端口可以理解成从“映像寄存器” 接收连续赋值的线。在定义一个inout端口时,同时也要定义一个寄存器作为inout端口的“ 映像寄存器”,并将inou转载 2012-10-18 13:35:56 · 1702 阅读 · 0 评论 -
Error: (vsim-3053) D:/adder/adder_controltb.v(60): Illegal output or inout port connection (port 'P0
Error: (vsim-3053) D:/adder/adder_controltb.v(60): Illegal output or inout port connection (port 'P0_i'). 最终解决与下面几个链接虽然无关,但看了之后还是得到了启发。http://www.edaboard.com/ftopic329717.htmlhttp://xj转载 2012-10-17 20:01:00 · 11464 阅读 · 3 评论 -
异步复位同步释放(Asynchronous Reset Synchronous Release)
异步复位延迟释放module prac ( clk, reset_n, dataa, outa ); input clk; input reset_n; input dataa; output outa; re转载 2012-10-17 11:42:35 · 1774 阅读 · 0 评论 -
include在Verilog中的应用
`include在Verilog中的应用"文件包含"处理`include所谓"文件包含"处理是一个源文件可以将另外一个源文件的全部内容包含进来,即将另外的文件包含到本文件之中。Verilog HDL语言提供了`include命令用来实现"文件包含"的操作。其一般形式为:`include "文件名"图中意思为:在编译的时候,需要转载 2012-10-16 14:34:55 · 2372 阅读 · 0 评论 -
FPGA:同步复位,异步复位以及异步复位同步释放
FPGA:同步复位,异步复位以及异步复位同步释放1.同步复位(Synchronous Reset)来看一个简单的同步复位的D触发器,Verilog代码如下:module d_ff ( clk, rst_n, datain, dataout ); input转载 2012-10-16 22:27:33 · 1227 阅读 · 0 评论 -
verilog 层次化设计的简单问题 -- 如何调用底层模块
原文地址:层次化设计的简单问题 -- 如何调用底层模块" style="text-decoration:none; color:rgb(144,94,64)">verilog 层次化设计的简单问题 -- 如何调用底层模块作者:剑桥石假设三个模块module top_m, bottom1_m, bottom2_m 分别存在于三个文件top.v, bottom1.v, bottom2.v转载 2012-10-16 17:14:28 · 6265 阅读 · 0 评论 -
用modelsim对verilog经编译的程序进行仿真
以下操作在ModelSim SE PLUS 6.2b中完成1.新建一个工程 file -> new -> project... 此时会弹出一个Creat Project对话框,输入一个工程名,选择保存路径 (不要包含中文),其他默认就行了;2.点OK后会弹出一个Add items to the Project,里面有几个可选项,应该很容易明白;3.添加好文件后,点close把Add it转载 2012-10-16 14:21:57 · 3521 阅读 · 2 评论 -
实验九 8位硬件加法器的设计
module key_led(clock,key,led,hex,bin,seg,dig,ledin,data);input clock; //系统时钟(48MHz)input[7:0] key; //按键输入(KEY1~KEY8)output[7:0] led; //LED输出(LED1~LED8)output[15:0]hex; //4位16转载 2012-06-26 20:38:10 · 1787 阅读 · 0 评论 -
led流水灯
下面代码是技术交流群里一位朋友的,经我稍改动了一下(//always@(posedge clk or negedge rst_n) always@(posedge clk ))改动前:自动实现流水灯改动后:按下rst复位后才能实现流水灯猜想原因:程序刚开始执行时,即使没有按复位键,也会在刚上电时执行一次复位吗?不然led_r的初值是什么?module johnson(clk,原创 2012-07-05 15:48:14 · 990 阅读 · 1 评论 -
verilog -- case、casez、casex
verilog -- case、casez、casex在case语句中,敏感表达式与各项值之间的比较,是一种全等比较。casez与casex语句是case语句的两种变体,三者的表示形式中唯一的区别是三个关键词case、casez、casex的不同。在casez语句中,如果分支表达式某些位的值为高阻z,那么对这些位的比较就会忽略,不予考虑,而只关注其他位的比较转载 2012-06-15 22:19:50 · 4812 阅读 · 0 评论 -
用VHDL和原理图输入进行CPLD/FPGA设计的粗略比较
关于用VHDL和原理图输入进行CPLD/FPGA设计的粗略比较:在设计中,如果采用原理图输入的设计方式是比较直观的。你要设计的是什么,你就直接从库中调出来用就行了。这样比较符合人们的习惯。但是这样做需要设计人员要在两方面有较高的素质: 1.对电路的知识要比较丰富。 2.对CPLD/FPGA的结构比较熟悉。 有了这两个条件才能在设计的过程中选用适当的器件从而提高设计的可靠转载 2012-10-21 11:10:23 · 2040 阅读 · 0 评论