ZYNQ--PL读写PS端DDR数据

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分类专栏： ZYNQ 文章标签： zynq
于 2024-04-23 10:30:10 首次发布
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本文介绍了如何在ZYNQ 7000 SoC中利用PL端的AXI Master直接读写PS端DDR内存数据，避免复杂的DMA方式。详细阐述了HP端口配置、AXI协议以及读写操作流程，并提供了参考代码资源。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

PL 和PS的高效交互是zynq 7000 soc开发的重中之重，我们常常需要将PL端的大量数
据实时送到PS端处理，或者将PS端处理结果实时送到PL端处理，常规我们会想到使用DMA
的方式来进行，但是各种协议非常麻烦，灵活性也比较差，本节课程讲解如何直接通过AXI总
线来读写PS端ddr的数据，这里面涉及到AXI4协议，vivado的FPGA调试等。

1 ZYNQ 的HP端口使用

zynq 7000 SOC 的HP口是 High-Performance Ports的缩写，如下图所示，一共有4
个HP口，HP口是AXI Slave设备，我们可以通过这4个HP接口实现高带宽的数据交互。
在这里插入图片描述

  1. 在vivado的界面中HP的配置如下图(HP0~HP3)，这里面有使能控制，数据位宽选择，可选择32或64bit的位宽。
    在这里插入图片描述
    2)我们的实验启用HP0配置为64bit位宽&#x
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ZYNQ MPSOC之PL与PS数据交互及数据共享
toonyhe的博客
04-22 990
XILINX ZYNQ 以及 ZYNQ MPSOC主要优势在于异构 ARM+FPGA。其中关键非常关键的一点使用了 AXI 总线进行高速互联。而且这个 AXI 总线是开放给我们用户使用的。在前面的文章中我们详解了AXI总线、AXI-STREAM等总线，其中都使用到了 AXI 总线对 FPGA 部分的 IP 互联到 AXI 总线，因为ARM的CPU也是互联到AXI 总线，这样 FPGA 和 ARM 就可以交互数据了。
【ZYNQ Ultrascale+ MPSOC FPGA教程】第三十二章 PL读写PS端DDR数据
ALINX技术博客
01-29 3856
本原创教程由芯驿电子科技（上海）有限公司（ALINX）创作，版权归本公司所有，如需转载，需授权并注明出处。 适用于板卡型号： AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG 实验Vivado工程目录为“pl_read_write_ps_ddr/vivado”。 实验vitis工程目录为“pl_read_write_ps_ddr /vitis”。 PL和PS的高效交互是zynq soc开发的重.
zynq pl通过axi总线读写ps端ddr，完整程序压缩包
12-28
zynq pl通过axi总线读写ps端ddr，没有使用dma，完整程序压缩包
ZYNQ-PL读写PS端DDR数据
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PL 和PS的高效交互是zynq 7000 soc开发的重中之重，我们常常需要将PL端的大量数 据实时送到PS端处理，或者将PS端处理结果实时送到PL端处理，常规我们会想到使用DMA 的方式来进行，但是各种协议非常麻烦，灵活性也比较差，本节课程讲解如何直接通过AXI总 线来读写PS端ddr的数据，这里面涉及到AXI4协议，vivado的FPGA调试等。
xilinx平台PL读写PS ddr
zhangkui469226425的博客
12-11 618
这里位宽只能选择32bit，实际我们需要64bit。详见“5、调试过程中遇到的问题一”1，block design结构，我这里是4个模块需要同时读写ps端ddr。原因是axi总线位宽为32bit，而ddr burst为8字节64bit。vitis用freertos，读pl写的ddr数据没刷新，读不到。5，调试过程中遇到的问题一：偶地址能写进去，奇地址写不进去。3，模块端操作读写ddr的axi总线为自动生成的ip。2，可以看到映射的地址4个master都是一样的。把axi总线改为64bit后读写ok。
FPGA基础知识21(PL控制PS端DDR的设计)
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项目功能：用PS端通过AXI4总线来控制PL端DDR的读写测试，并且改变测试频率，检测芯片性能。 目的：用PS端方便改写程序，烧录可以节省很多时间。
PL读不到PS写入DDR的数据
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05-24 2023
（按已知的信息，CPU1会不使能L2 Cache）。CPU1往DDR中写数据后用。把CPU1中的相关代码放到CPU0中运行，PL能读到DDR中的相关数据。初步分析可能与L2 Cache有关，具体原因暂不明，欢迎留言指导。函数将数据回写到DDR，但是随后PL在DDR中读不到相关数据。设置，将L2 Cache等分给两个CPU使用。CPU0的L2设置默认，CPU1设置。平台：ZYNQ7020。
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本次工程是用PL端控制PS的DDR，下面是一些过程 1. 创建一个ZYNQ核 选择高速互联总线，因为DDR速率比较快，所以PS与PL端的交互，我们选择HP，高速AXI连接，位宽选择32，和DDR位宽保持一致即可 2. 勾选Enable DDR，选中DDR的型号，还有Width，我选的是32，可以根据个人情况进行选择，其他都是默认的，点击确定 3. 我们设置的HP端口是AXI3的端口，我们要使用的是AXI4，所以我们需要一个AXI互联桥把AXI3转成AXI4，我们在IP添加的一栏中搜索：AXI
zynq pl访问ps ddr
sea
09-11 3316
zynq pl 读写ps ddr
pl_read_write_ps_ddr_pl端数据交互_plddr_XILINXFPGA_zynqplps_FPGAAXI总线
09-11
PL 和 PS 的高效交互是 zynq 7000 soc 开发的重中之重，常常需要将 PL 端的大量数据实时送到 PS 端处理，或者将 PS 端处理结果实时送到 PL 端处理，但是各种协议非常麻烦，灵活性也比较差，直接通过 AXI 总线来读写 PS 端 ddr 的数据，这里面涉及到 AXI4 协议，vivado 的 FPGA 调试等。
zynq pl读写ddr 实现vga高清显示(2)
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另一个好像传错了，这是主要的ip，sdk的代码在博客中已经给出，https://blog.csdn.net/LOTOOHE/article/details/78692798
ZYNQ AX7020 PL读写PS端 DDR 数据 vivado
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PL 和 PS 的高效交互是 zynq 7000 soc 开发的重中之重，我们常常需要将 PL 端的大量数 据实时送到 PS 端处理，或者将 PS 端处理结果...线来读写 PS 端 ddr 的数据，这里面涉及到 AXI4 协议，vivado 的 FPGA 调试等。
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