vivado FPGA烧录报错

已于 2023-09-18 12:22:11 修改
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分类专栏： FPGA 文章标签： fpga开发 fpga
于 2023-09-18 11:56:15 首次发布
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文章讲述了在使用Vivado烧录过程中遇到的错误，包括检查Vivado型号、硬件和电路问题（如焊接、JTAG下载速率、引脚电平设置），并给出了排查和解决建议，强调了电路设计的重要性。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

ERROR: [Labtools 27-3165] End of startup status: LOW

ERROR: [Common 17-39] 'program_hw_devices' failed due to earlier errors.

在烧录bit流文件时，出现烧录不进去，报以上的错误。问题情况不分先后顺序，自行测试

第一种情况：检查vivado型号是否正确

第二种情况：硬件问题或者电路问题

  1. 首先排查焊接问题。
  2. 降低JTAG下载速率。
  3. 重启Vivado/ISE。
  4. 下载器不适配，试试相同属性板子是否能够与下载器适配。
  5. 还有可能芯片部分损毁，换一块片子试试。

第三种情况： 引脚电平问题

与PCB工程师确定引脚上拉还是下拉，这是电路的设置，在vivado中尽量不要去修改，还是让电路更改为好。，如果电路实在无法更改再更改这里的设置。以我的建议还是重新更改电路为好，要么重新设计电路。

vivado 下载程序出错：ERROR: [Labtools 27-3165] End of startup status: LOW
baidu_34971492的博客
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vivado 下载程序出错：End of startup status: LOW
Vivado生成bit文件报错彻底解决
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vivado 下载bit报错End of startup status:LOW
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End of startup status:LOW 增加一条约束 set_property BITSTREAM.CONFIG.UNUSEDPIN Pullup[current_design]
vivado bd设计 添加ila ip核抓取axi信号出现WARNING: [Labtools 27-3361]
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Dr_Twishi的博客
03-01 1052
先是非bd设计的pcie bram工程的移植，很简单的xdma ip核 + axi接口的bram，基本来说改下管脚配置就可以了，需要仿真的话右键ip核点击open ip example design，vivado会新建一个工程，参考其他帖子了解下工程结构，复制例程的sim文件到自己工程，将例程的EP部分替换为本工程，实际也就是观察下axi信号，axi bram工作逻辑教程介绍非常详细，此处省略。一气之下退出所有工程，关机，开机，打开第一个工程，重新生成bit流，烧录，xdma测试，通过。
Vivado烧录报错：ERROR: [Labtools 27-3165] End of startup status: LOW
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Vivado烧录报错：ERROR: [Labtools 27-3165] End of startup status: LOW
vivado在下载bit和固化mcs文件报错：ERROR:End of startup status: LOW
Garyy111的博客
05-01 7657
通过上面的提示，很明显提示的是启动状态错误，这里就可以进行做一下简单的检查。 首先生成一个简单的bit文件，看是否能够将bit文件下载进去，如果不能，说明链路有问题。需要重新更换一个供电系统，提供一个标准的FPGA供电电压和电流进行下载bit和固化mcs文件。 ...
vivado 报错：end of startup status: low
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vivado 下载程序出错：ERROR: [Labtools 27-3165] End of startup status: LOW
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crrrd的博客
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如果你在线烧写bit进度条到99%，或者98%就挂掉报这个错，并且尝试了网上所有的方法还不得行，很大可能是因为硬件做了复位，你却没有用，还“不小心”把未使用的管脚pulldown了，恭喜你，赶紧改为pullnone吧，可以愉快的开始调试之路了。快点子检查是否把processing system ip核勾选了看门狗且十分热心的勾选了emio输出到硬件接口，此刻ps端还没有写看门狗代码，没喂狗当然一直在复位，导致bit烧写99%挂掉。—— 国产复旦微芯片。来自踩坑达人YTHU。
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