Xilinx FPGA内部资源之时钟篇1

以下时钟介绍以Virtex5系列芯片作为参考芯片

从时钟的角度可以将Xilinx FPGA划分为若干个时钟域（Clock Region），不同的FPGA芯片具有不同数量的时钟域，XC5VLX30有8个时钟域，XC5VLX330有24个时钟域。事实上每个时钟域的大小都是固定的，在Virtex5系列芯片中，每个时钟域的大小固定为20个CLB，这就导致了芯片越大，时钟域就越多。

Xilinx FPGA的时钟包括全局时钟、局部时钟和I/O时钟；下面将一一介绍。
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全局时钟

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首先放一张Xilinx FPGA Virtex 5器件时钟域的整体布局图：

图中以中间灰色条块为界将FPGA分为了左右两个对称部分。全局时钟位于中间灰色条块中，局部时钟分布在左右两个对称区域。
灰色条块中包含以下各个部分，如下图所示：

对Virtex5（以下简称V5）器件来说，有32条全局时钟线，这些时钟线可以给器件中所有的时序资源提供时钟，而局部时钟的作用域仅限于该时钟所在时钟域或相邻时钟域。
这些全局时钟线只能由全局时钟缓冲器（global clock buffer）来驱动；而每一个全局时钟缓冲器通常是由一个Clock Management Tile（CMT）来驱动，以减少时钟分布式延迟，调节时钟之间的相对延迟。全局时钟的个数要多于CMT，后面我们可以看到，V5器件最多只有6个CMT，但是一个CMT可以驱动多个全局时钟。

全局时钟资源和网络包括以下几个部分：
1、 全局时钟输入（Global Clock Inputs）
2、 全局时钟缓冲器（Global Clock Buffers）
3、 时钟树和网络（Clock Tree and Nets-GCLK）
4、 时钟域（Clock Regions）

全局时钟输入
V5器件具有20个特殊的全局时钟输入位置（20条时钟输入线，它们位于灰色条块的Clock I/O），这些时钟从I/O口输入，这些I/O口在不用于时钟输入的时候还可以当做普通I/O口使用，输入的时钟可以是单端或差分。在实际工程中如果要用到这些全局时钟输入，我们可以在模块中直接例化时钟原语（Primitives）