verilog学习笔记（二）程序的基本结构

最新推荐文章于 2024-06-30 23:23:16 发布
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分类专栏： 嵌入式 文章标签： verilog fpga 嵌入式 硬件
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verilog学习笔记

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前言

前面的学习笔记是在看程序时遇到什么问题就记下来然后去查资料整理的，后续的学习笔记会更加系统的整理verilog相关的内容。

一、Verilog语言的逻辑抽象层级

Verilog作为硬件电路语言，将电路抽象为程序，用代码去控制电路的运行。我们可以使用verilog语言去实现各种各样的功能。当需要去完成一个复杂的工程时，我们需要将工程分解为多层次的任务，在将工程分解为任务后，我们要用硬件语言去实现这些任务，verilog在实现功能时将抽象为以下五个级别。

抽象级别：

系统级：用语言提供的高级结构实现模块外部性能

算法级：实现算法运行

RTL级：数据在寄存器之间流动和处理，控制这些数据流动的模型

上面3个都是行为描述，下面两个与逻辑电路有明确对应

门级：逻辑门的描述

开关级：三极管和储存节点

二、verilog程序的构成

下面介绍构成verilog程序的几个主要部分

verilog程序主要由模块组成，由不同的模块可以建立一个结构复杂的大型工程。

首先是always语句

always @(<
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bjwhile
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systemverilog中门类型-1-三态门three state gates
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10-31 3221
三态门主要有bufif0/bufif1/notif0/notif1 三态门使能们实例声明语法： gate_instantiation ::= enable_gatetype [drive_strength] [delay3] enable_gate_instance { , enable_gate_instance } ; enable_gatetype ::= bufif0 | bufif1 | notif0 | notif1 enable_gate_instance ::= [ name_of_inst
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三态门有:bufif0 bufif1 notif0 notif1这些门用于对三态驱动器建模。这些门有一个输出、一个数据输入和一个控制输入。三态门实例语句的基本语法如下：tristate_gate[instance_name] (OutputA, InputB,ControlC);　　第一个端口OutputA是输出端口，第二个端口InputB是数据输入，ControlC是控制输入。根据控制输入，输出可被驱动到高阻状态，即值z。对于bufif0，若通过控制输入为1，则输出为z；否则数据被传输至输出端。对于bufif1，若控制输入为0，则输出为z。对于notif0，如果控制输出为1，那么输出为z；否
43，Verilog-2005标准篇：bufif1、bufif0、notif1 和 notif0 逻辑门
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SteveRocket's-Blog
05-31 5873
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初学者学习笔记
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