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Verilog
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Unknown_Fighter
这个作者很懒,什么都没留下…
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[verilog] 软核,硬核,固核的定义
软核的定义把功能经过验证的、可综合的、实现后电路结构总门数在5000门以上的Verilog HDL模型称为软核。硬核的定义把在某一种专用集成电路工艺的(ASIC)器件上实现的、经验证证明是正确的、总门数在5000门以上的电路结构版图掩膜称为硬核。固核的定义把在某一种现场可编程门阵列(FPGA)器件上实现的、经过验证证明是正确的、总门数在5000门以上的电路结构编码文件称为固核。...原创 2020-03-10 22:08:36 · 616 阅读 · 0 评论 -
[verilog] 八位比较器
八位比较器module code:module compare_8bit(equal, a, b); input [7:0]a, b; output equal; reg equal; always @(a or b) if(a > b) equal = 1; else equal = 0;endmodule always块中必须要用reg型变量,所...原创 2019-03-12 22:35:12 · 19196 阅读 · 6 评论