Quartus II 下FPGA管脚锁定

最新推荐文章于 2022-08-24 19:34:35 发布

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分类专栏： Quartus II FPGA Verilog

本文链接：https://blog.csdn.net/c17611255160/article/details/119248275

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在完成Quartus II的新建工程、编译和排错后，进入管脚锁定和电平设置步骤。以FII-PRA006开发板上的全加器为例，通过Pin Planner将模块输入输出与FPGA管脚对应，并通过拖拽方式锁定。同时，需修改I/O电平标准以匹配硬件的3.3V，确保LVCMOS或LVTTL的一致性，避免混合使用。最后重新编译并进行FPGA下载实验。

摘要由CSDN通过智能技术生成

Quartus II 下FPGA管脚锁定

在新建工程、编辑文件、编译、排错完成后就进入管脚锁定以及电平设置阶段。这里还是以一位全加器为例介绍管脚锁定。开发板使用FII-PRA006. 开发工具Quartus 18.1。

一位全加器的module 输入、输出与开发板，FPGA的对应关系，见表1。

表1

程序信号名	网络标号	FPGA管脚	端口说明	对应 module的输入、输出
co	SW7_LED7	77	Led灯第7位	co
sum	SW6_LED6	76	Led灯第6位	sum
b	SW2_LED2	86	SW灯第2位	b
a	SW1_LED1	83	SW灯第1位	a
ci	SW0_LED0	80	SW第0位	ci

管脚锁定

在Quartus II点击工具栏 Pin planner如图1，进入Pin planner 编辑界面。

Quartus_toolbar

图1

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Quartus II 下FPGA管脚锁定

Quartus II 下FPGA管脚锁定在新建工程、编辑文件、编译、排错完成后就进入管脚锁定以及电平设置阶段。这里还是以一位全加器为例介绍管脚锁定。开发板使用FII-PRA006. 开发工具Quartus 18.1。一位全加器的module 输入、输出与开发板，FPGA的对应关系，见表1。表1程序信号名网络标号 FPGA管脚端口说明对应 module的输入、输出 co SW7_LED7 77 Led灯第7位 co sum S
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