Verilog标识符与关键字

Verilog标识符与关键字

1、标识符：

Verilog HDL中的标识符是指用来声明数据，变量，端口，例化名等除关键字外的所有名称的组合。如：input a, 这里a就是一个标识符，用来代表一个输入端口的名称。

Verilog HDL中的标识符(identifier)可以是任意一组字母、数字、$符号和_(下划线)符号的组合，但标识符的第一个字符必须是字母或者下划线。另外，标识符是区分大小写的。

下面所示都为合法的表示符：

Count, count, a, y, _mem, ab0, x$, oe_n, we_n，Y$123;

非法标识符：

123a, $we, we#, oe#, cs#, %abc等

注意 Count, count是不同的标识符。

2. 关键字：

关键字是 Verilog语法保留下来用于端口定义、数据类型定义、赋值标识、进程处理等特殊标识符。关键字必须是小写字母的构成的。

如input, output ,wire, reg, always, begin, end ,module等 都是关键字。关键字必须用小写字母，有大写字母的只能作为一般标识符，如： Input, 虽然看起来与input只有一个字母i变成大写，但Input不具有关键字的功能。

可用于综合的关键字：