Verilog 变量声明与数据类型一

Verilog 变量声明与数据类型一

Verilog语法中最基本的数据类型有 线网（wire），寄存器（reg）和整数（integer）三种类型，这三种数据类型是可综合的数据类型，在Verilog 程序设计中被广泛使用。其它还有可以用于仿真的数据类型如 timer，real，字符串等变量都可以看作reg类型的扩展。wire,reg ,integer,timer,real是声明变量类型的关键字。变量必须先声明后使用，声明后变量的数据类型也就确定了。变量声明是模块（module)内惟一的，不能在同一个模块或函数内重复声明。

1. 线网（wire）：

线网（wire）类型表示逻辑单元或实例之间的连线，一般由逻辑单元的输出驱动。没有连接驱动的wire型变量的值为高阻’z’。

• wire类型变量的使用：

• wire型变量的声明与赋值

wire类型的变量只能由assign语句赋值，或在声明时赋初值。而且赋值的机会只有一次。

变量声明实例：

wire a, b;

wire c = 0;

wire d = 1'b1;

assign a = c;

声明a, b为线网类型，并将c的值赋给a, 此时a的为0；而且a只有这一次赋值机会。

变量c在声明的时候赋初值为0，此后c就一直保留该值，不能再给c赋值，也不能再次声明。

注意：wire类型的变量不能重复赋值。