数字电路设计之GoldSchmidt除法的verilog实现

最新推荐文章于 2024-01-11 23:48:25 发布

Snail_Walker

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分类专栏： Digital Chip Design 文章标签： goldSchmidt 除法 verilog

本文链接：https://blog.csdn.net/c602273091/article/details/39829721

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本文介绍了如何使用Verilog实现GoldSchmidt除法方法，适用于二进制表示的数字电路设计。该方法通过迭代公式x（i+1）= x（i）*r（i），y（i+1）= y（i）*r（i）和r（i+1）= 2 - y（i + 1）来计算a/b。在0.5到1之间的数值a和b，可以转化为a*r0*r1*r2.../(b*r0*r1*r2...)的形式。

摘要由CSDN通过智能技术生成

若a和b均有.1xxxxxx的形式，这是二进制表示（a，b在0.5到1之间）。那么有(a*r0*r1*r2...)/(b*r0*r1*r2...) = a/b。x0 = a,y0 = b,r0 = 2 - y0。

通过推导可得：

x（i+1）= x（i）*r（i）；

y（i+1）= y（i）*r（i）；

r（i+1） = 2 - y（i + 1）；

代码实现：

//
// Company:        SMIE
// Engineer:       Chen Yu
// Create Date:    12:58:27 10/06/2014 
// Design Name:    divider
// Module Name:    goldschmidt 
// Project Name:   divide 
// Revision: 1.0
// Address:        http://blog.csdn.net/c602273091
// Revision 0.01 - File Created
//
module goldschmidt(a,b,q,times,clk,stt,rst,busy,ready);
	input   [31:0] a,b;                      //input a/b