Verilog中阻塞(=)与非阻塞语句(<=)…

阻塞赋值语句(=)与非阻塞赋值语句(<=)
区别叙述如下:
        1、在串行语句中, 阻塞赋值语句按照排列顺序依次执行; 非阻塞赋值语句没有先后之分,并行执行,排在前面语句不影响后面语句( 实质是通过每级之间加一个D触发器实现)。
        2、赋值语句执行时, 阻塞的先计算右端表达式的值,然后立刻将值赋给左边变量; 非阻塞的也是先计算右端表达式的值, 但是要等待延时后再将值赋给左边(同样因为D触发器)。文字叙述起来不直观,我们看例子。
例:下面代码实现一个寄存器
**********************************************************
module resist(din,clk,out1,out2,out3);
  input din,clk;
  output out1,out2,out3;
  reg out1,out2,out3;
  always@(posedge clk)   //上升沿触发
    begin
      out1=din;          
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