Verilog 数组的访问

最新推荐文章于 2024-06-14 15:29:51 发布
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分类专栏： Verilog
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reg [4:0] port_id[0:7]; // Array of 8 port_ids; each port_id is 5 bits wide   一维数组，数据长度数5bit
port_id[3] = 0; // Reset 3rd element (a 5-bit value) of port_id array


reg [63:0] array_4d [15:0][7:0][7:0][255:0]; //Four dimensional array
array_4d[0][0][0][0][15:0] = 0; //Clear bits 15:0 of the register accessed by indices [0][0][0][0]
 

carldada
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