USER_SLL_REG

堆叠硅互连（SSI）器件由多个超逻辑区（SLR）组成，
通过称为超长线路（SLL）的插入器连接连接。道路交叉
SLR到SLL可能会带来时间闭合的挑战。
使用SLL Laguna TX/RX寄存器可以提高估计和路由之间的相关性
跨越SLR边界的网络的延迟。在上设置USER_SLL_REG属性
一个寄存器，其中Reg/D的源单元和Reg/Q的称重单元放置在不同的位置
单反相机。与IOB属性一样，USER_SLL_REG属性指示Vivado放置器放置
如果连接，则将寄存器注册到附近的Laguna TX_REG或RX_REG站点，而不是结构
允许。有关在单反相机中放置和布线的更多信息，请参阅中的此链接
Vivado设计套件的超快设计方法指南（UG949）[参考24]。

提示：当网络没有跨越SLR边界，或者驱动程序和
负载跨越相同的SLR边界，或者Red/Q网络在多个SLR中有负载。
对于USER_SLL_REG属性设置为true的FD单元格，放置器将尝试放置
如果连接到FD/D或FD/Q的网络穿过SLR，则附近LAGUNA站点上的蜂窝
边界。在以下情况下，该属性将被忽略：
•连接到FD/D或FD/Q的网络均未穿过SLR边界，
•连接到FD/D或FD/Q的两个网络都穿过SLR边界，
•FD/Q网穿过SLR边界，在2个不同的SLR中有负载。
对于USER_SLL_REG属性设置为false的FD单元格，放置器将永远不会放置
附近LAGUNA站点上的单元格（硬约束）。
一种将具有USER_SLL_REG属性的FD单元的放置改进为
Laguna TX_REG或RX_REG，并减少算法运行时间，是为了约束FD单元
时钟区域大小PBLOCK包括LAGUNA站点。

重要提示：该属性被视为砂矿开采者将尝试遵循的指导方针，但也可以
覆盖以实现有效的放置结果。
架构支持
UltraScale和UltraScale+架构。
适用对象
•单元（get_cell）作为分层模块或逻辑实例。
价值观
•True（或1）：Vivado放置器将（在细节放置过程中）将FD单元放置在
如果连接到FD/D或FD/Q的网络跨越SLR边界，则为LAGUNA站点。
•False（或0）：不要将注册表放入LAGUNA网站。

Syntax

Verilog and VHDL Syntax

Not applicable

XDC Syntax

set_property USER_SLL_REG <True | False> <objects>

XDC Example:

set_property USER_SLL_REG 1 [get_cells {cell1 cell2}]

The placer will try to place cell1 and cell2 into Laguna registers at the SLR boundary.