Xilinx VU+系列多DIE FPGA约束

已于 2024-02-19 09:32:50 修改
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文章标签： fpga开发
于 2024-02-19 09:28:16 首次发布
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本文链接：https://blog.csdn.net/diamond36/article/details/136162599
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本文详细介绍了如何在XilinxVU系列的多DieFPGA中进行PBlock位置设置，包括对SLR区域的划分和相关细胞添加，以及针对跨DIE设计中使用laguna寄存器的约束处理方法。
摘要由CSDN通过智能技术生成

**

Xilinx VU+系列多DIE FPGA约束

1、VU+ 多DIE FPGA CELL位置约束
create_pblock pblock_SLR0
set_property IS_SOFT false [get_pblocks pblock_SLR0]
resize_pblock pblock_SRL0 -add SLR0:SLR0
add_cells_to_pblock pblock_SLR0 [get_cells [list U0_xxxx]]
add_cells_to_pblock pblock_SLR0 [get_cells [list U1_xxxx]]
add_cells_to_pblock pblock_SLR0 [get_cells [list U2_xxxx]]
add_cells_to_pblock pblock_SLR0 [get_cells [list UN_xxxx]]

create_pblock pblock_SLR1
set_property IS_SOFT false [get_pblocks pblock_SLR1]
resize_pblock pblock_SRL1 -add SLR1:SLR1
add_cells_to_pblock pblock_SLR1 [get_cells [list U10_xxxx]]
add_cells_to_pblock pblock_SLR1 [get_cells [list U11_xxxx]]
add_cells_to_pblock pblock_SLR1 [get_cells [list U12_xxxx]]
add_cells_to_pblock pblock_SLR1 [get_cells [list U1N_xxxx]]

create_pblock pblock_SLR2
set_property IS_SOFT false [get_pblocks pblock_SLR2]
resize_pblock pblock_SRL2 -add SLR2:SLR2
add_cells_to_pblock pblock_SLR2 [get_cells [list U20_xxxx]]
add_cells_to_pblock pblock_SLR2 [get_cells [list U21_xxxx]]
add_cells_to_pblock pblock_SLR2 [get_cells [list U22_xxxx]]
add_cells_to_pblock pblock_SLR2 [get_cells [list U2N_xxxx]]

2、跨DIE laguna寄存器约束
跨die的资源需要使用laguna专用寄存器做约束处理。
set_property USER_SLL_REG true [get_cells {U0_cdc_top_inst/tvalid_r_reg[]}]
set_property USER_SLL_REG true [get_cells {U0_cdc_top_inst/tdata_r_reg[]}]
set_property USER_SLL_REG true [get_cells {U0_cdc_top_inst/tlast_r_reg[]}]
set_property USER_SLL_REG true [get_cells {U0_cdc_top_inst/tuser_r_reg[]}]
set_property USER_SLL_REG true [get_cells {U0_cdc_top_inst/tready_r_reg[*]}]

diamond36
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