基于FPGA的分频设计

基于FPGA的分频设计

1.偶数倍分频

    偶数倍分频器的实现非常简单,只需要一个计数器进行计数就能实现。如需要N分频器(N为偶数),就可以由待分频的时钟触发计数器进行计数,当计数器从0计数到N/2-1时,将输出时钟进行翻转,并给计数器一个复位信号,以使下一个时钟开始从零计数。以此循环,就可以实现偶数倍分频。以10分频为例,相应的verilog代码如下:

/************************************************************************
 * Author        : Wen Chunyang
 * Email         : [email protected]
 * Create time   : 2018-04-13 10:17
 * Last modified : 2018-04-13 10:17
 * Filename      : divider.v
 * Description   : 
 * *********************************************************************/
module  divider(
        input                   clk                     ,
        input                   rst_n                   ,
        //
        output  reg             clk_5m 
);
//=====================================================================\
// ********** Define Parameter and Internal Signals *************
//=====================================================================/
//若需要N分频器(N为偶数)࿰
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