zynq AXI总线

zynq AXI是很重要的内容，本篇仅是简单的介绍。大量参考了其他书籍。

AXI （Advanced eXtensible Interface） 本是由ARM公司提出的一种总线协议， Xilinx

从 6 系列的 FPGA 开始对 AXI 总线提供支持，目前使用 AXI4 版本。

1.AXI总线

ZYNQ有三种AXI总线：

（1）AXI4：（For high-performance memory-mapped requirements.）主要面向高性能地址映射通信的需求，是面向地址映射的接口，允许最大256轮的数据突发传输；

（2）AXI4-Lite：（For simple, low-throughput memory-mapped communication ）是一个轻量级的地址映射单次传输接口，占用很少的逻辑单元。

（3）AXI4-Stream：（For high-speed streaming data.）面向高速流数据传输；去掉了地址项，允许无限制的数据突发传输规模。

AXI4总线和AXI4-Lite总线具有相同的组成部分：

（1）读地址通道，包含ARVALID, ARADDR, ARREADY信号；