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原创 FPGA设计中的常用技巧

求Nbit有符号数的补码,可以将其与能表示的最大范围数(2^N)相加。可以生成范围[(-b+1);(b-1)]内的随机数。一个N位数和一个M位数,N>M。(b-1)]内的随机数。将一个正数变成它的相反数时,可以直接。相乘时,先将两数进行符号位扩展为。有符号数+有符号数=有符号数;,保留低N bit。

2024-08-20 16:26:07 155

原创 FPGA时序约束

摘要:时序约束笔记

2024-08-20 13:55:58 1113

原创 Vivado Microblaze IP核

64位处理器将两个32位通用寄存器扩展为一个64位寄存器,提供处理64位数据的附加指令,并且可以使用最多64位地址寻址和最多4个EB指令和数据,一般32位即够用。该模块用来作为CPU的内存,可以分成指令和数据两块内存,也可以共享一块内存。若激活,可以使用模式匹配指令pcmpbf,pcmpeq,pcmpne。模式匹配字节查找指令pcmpbf返回找到的第一个字节的位置,提高字符串和模式匹配操作的效率。NONE:将MUL或者DSP48释放,用作其它用途,这样对软核的尺寸影响很小,此时编译器自动使用mul指令。

2024-08-10 18:31:27 892

原创 Vivado cordic IP核

Coarse rotation:粗旋转,如果关闭,sin、cos、arctan输出的角度将被局限在第一象限(-pi/4,pi/4)。Serial(串行):相比之下使用更少的逻辑资源,其内部实现的电路规模与输出精度成正比,多周期的吞吐量,即N位宽度的输出需要N个时钟周期延迟才可以实现,并且每N个时钟周期才可以输出一个数据。Optimal:CORDIC核心是通过尽可能多的阶段来实现的,而不需要任何额外的LUTS maximum:CORDIC核心是在每一个shift-add子阶段之后通过管道实现的。

2024-08-10 18:17:45 325

原创 Vivado AXI_Quad_SPI IP核

Quad mode:对于标准模式SPI指令,IO0和IO1引脚是单向的,其功能与标准SPI模式下相同;对于四模式SPI指令,IO0、IO1、IO2和IO3引脚是单向或双向的,具体取决于传输命令、地址和数据时使用的内存类型。增强模式:IP核的AXI4-Lite接口被AXI4接口取代,所有寄存器都映射到与AXI4-Lite接口相同的偏移量。对于双模SPI指令,IO0和IO1引脚是双向的,具体取决于所选择的命令类型和内存。ext_spi_clk:该时钟用于SPI接口,应该是SPI接口预期的最大SPI频率的两倍。

2024-08-10 18:06:08 946

原创 LMK04828 时钟调节器

读操作:先写入1bitR/W+2bit0+13bit地址,当最后1bit地址A0在SCLK的上升沿写入SDIO后,SDIO会由输入口转为输出口,然后在接下来8个SCLK下降沿,SDIO会输出寄存器的8bit数据。在SDIO由输入变为输出时,FPGA端的SDIO必须同步由输出变为输入,并在SCLK上升沿接收这8bit数据最稳定,FPGA端口的这种I/O转换可以通过其内置的三态门实现。OSCin:PLL2的参考时钟输入、PLL1的反馈时钟输入(该功能其实就是为了在编程之前可以提供一个时钟给控制器工作)

2024-08-10 18:01:22 429

原创 ZYNQ启动

ZYNQ的启动由片上的bootrom开始,bootrom的代码会首先在片外的非易失性存储器中寻找一个头文件(头文件里定义了一些启动信息,用于配置bootrom的运行)。

2024-08-10 16:58:32 664

原创 ZYNQ SOC组成

ZYNQ SOC主要功能块是PS和PL, PL和PS间通过AXI接口交互。PS:APU、存储器接口、IO外设、互联。

2024-08-10 16:37:46 834

原创 ZYNQ的中断

轮询是由软件同步获取设备的状态CPU接收的中断有3种:私有外设中断(PPI)、软件生成的中断(SGI)、共享外设中断(SPI)。通用中断控制器是一个用于集中管理从PS和PL发送到CPU的中断,启用、禁用、屏蔽和优化中断源的处理中心,将具有最高优先级的中断源分配给各个CPU之前集中所有中断源,并在CPU接口接收下一个中断时以编程的方式将他们发送到选定的CPU。如果具有相同优先级的两个中断同时到达,具有最低中断ID会首先被发送。

2024-08-10 16:25:03 573

原创 AXI总线

摘要:AXI总线学习笔记

2024-07-27 11:55:31 882

原创 linux驱动部分内容整理

摘要:linux驱动相关内容笔记

2024-06-30 17:12:55 1316

原创 Linux系统基本认识

摘要:Linux基础认识笔记

2024-06-30 16:59:48 1165

原创 另一种方式编译ZYNQ镜像

摘要:另一种方式编译ZYNQ镜像笔记

2024-06-30 16:54:13 850

原创 使用Petalinux设计linux系统

摘要:Petalinux设计流程笔记

2024-06-30 16:41:19 1193

原创 Makefile基础

摘要:Makefile基础笔记

2024-06-30 16:34:13 675

原创 vivado VIO IP核

摘要:VIO IP核

2024-06-30 16:26:48 311

原创 JESD204B接口

摘要:JESD204B接口笔记

2024-06-30 16:20:43 766

原创 Linux常用基本命令整理

shell命令的自动补全:输入命令的前面一部分字母,然后按下TAB 键,如果只有一个命令匹配的话就会自动补全这个命令剩下的字母。Shell 是一个应用程序,它负责接收用户输入的命令,然后根据命令做出相应的动作,Shell 负责将应用层或者用户输入的命令传递给系统内核,由操作系统内核来完成相应的工作,然后将结果反馈给应用层或者用户。“-rw-rw-r–”:第1位表示文件类型,剩下的 9 位以 3 位为一组,分别表示文件拥有者的权限,文件拥有者所在用 户组的权限以及其它用户权限。-o 列出系统信息。

2024-06-28 11:28:50 869

原创 Vivado AXI DataMover IP核

摘要:介绍了Vivado AXI DataMover IP核的参数配置和接口意义,根据手册阐述了命令接口和状态接口部分字段的含义。

2024-01-21 20:22:17 1756 4

原创 Vivado FFT IP核

摘要:详细介绍了Vivado FFT IP核的参数意义和配置以及IP核的接口意义,对IP核进行了仿真分析。

2024-01-14 14:43:20 3973 3

原创 快速傅里叶变换原理

摘要:对FFT蝶形运算进行了详细的公式推导和过程分析,详细分析了FFT的编程思路并给出了MATLAB代码,简单讨论了蝶形算法在硬件中的实现。

2024-01-14 14:38:10 1498 3

原创 基于FPGA的数字时钟系统设计

摘要:介绍了基于FPGA的数字时钟系统的设计思路,给出了各模块verilog代码。

2023-12-07 11:46:34 2293 1

原创 同步FIFO

摘要:介绍了同步FIFO的基本原理和主要参数,主要强调了同步FIFO的空满判断方法,编写了verilog程序并进行了仿真。

2023-12-07 11:28:07 1363 1

原创 异步FIFO

摘要:介绍异步FIFO的基本概念、工作原理,详细说明了异步FIFO的verilog程序编写思路,简单讲解了实际应用中FIFO深度的计算,最后对程序进行了仿真。

2023-12-07 11:26:22 1323 1

原创 Vivado FIFO IP核

摘要:介绍了Vivado FIFO IP核的配置,通过仿真分析了异步FIFO的读写数据过程。

2023-12-07 11:23:36 1685 1

原创 Vivado FIR IP核

摘要:文章介绍了 Vivado FIR IP核的配置,并使用MATLAB工具生成FIR的滤波器系数,对IP核进行了仿真。

2023-11-24 15:38:13 5279 2

原创 Vivado乘法器IP核

介绍了乘法器IP核以及复数乘法器IP核的配置,针对不同模式进行了仿真。

2023-10-23 15:15:26 3937

原创 FPGA中乘法器的流水线实现

介绍了流水线乘法器的实现原理,给出了参考程序并进行了简单仿真。

2023-10-23 15:14:05 1151 2

原创 FPGA中有符号数的相乘

介绍了两个有符号数相乘在硬件中的实现原理,进行了简单分析。

2023-10-23 15:12:07 1803 1

FPGA中FIFO的应用

包含: 1.同步FIFOverilog代码及仿真 2.异步FIFOverilog代码及仿真 3.FIFO IP核vivado工程 注释清晰,代码工整。

2023-12-07

空空如也

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