HLS入门实践

cjhz2333

于 2023-05-24 17:47:05 发布

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文章标签： fpga开发

本文链接：https://blog.csdn.net/cjhz2333/article/details/130849522

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文章介绍了HLS（High-LevelSynthesis）技术，它允许用C/C++等高级语言进行FPGA设计，提高了开发效率。HLS的关键技术包括输入语言、时序评估和验证环境的复用，但也存在性能估计和资源控制的局限性。通过一个LED灯闪烁的例子，详细阐述了从新建HLS工程，编写C代码，进行C仿真，C综合到联合仿真的完整流程。

摘要由CSDN通过智能技术生成

一、关于HLS

HLS是什么？与VHDL/Verilog编程技术有什么关系？

HLS(High-Level Synthesis)高层综合，就是将 C/C++的功能用 RTL 来实现，将 FPGA 的组件在一个软件环境中来开发，这个模块的功能验证在软件环境中来实现，无缝的将硬件仿真环境集合在一起，使用软件为中心的工具、报告以及优化设计，很容易的在 FPGA 传统的设计工具中生成 IP。
传统的FPGA开发，开发周期比较漫长，使用HLS，用高级语言开发可以提高效率。

Verilog可以精准的控制电路实现，但实现起来需要较长的周期，而HLS虽然可快速迭代，但其从软件到硬件翻译无论是面积还是资源均难以控制。

HLS有哪些关键技术问题？目前存在什么技术局限性？

关键技术：

输入语言采用了类 C语言而非前两代的 HDL 语言，如 C、C++、SystemC 以及 SpecC、HandelC 等，这能够使得系统模型得到复用，进行进一步的软硬件实现。
实现了对时序（timing）比较精确的评估和调度。
实现了对验证环境的重复使用，通过 TLM 建模技术可以将系统验证环境复用于 RTL 级验证，降低了验证的复杂度。

局限性：

没有早期的性能估计以及任何违反设计和平台限制的行为；
没有利用所有可能的数据通信方式；
没有功能概述，也没有对用户代码进行优化转换
支持代码报告得太晚了；
在某些情况下，工具的高效实施是不可能的，例如当必须将太多的加速器映射到硬件部分时。 HLS工具无法预先检测到这种情况，也无法在用户坚持的情况下尽量减轻其影响。