- 博客(16)
- 资源 (3)
- 收藏
- 关注
RSS订阅原创 FPGA优质开源项目 – UDP万兆光纤以太网通信
本文开源一个FPGA项目：UDP万兆光通信。文章末尾有该工程源码获取方式，有需要的小伙伴可以点赞、分享支持一下~
2023-08-30 18:36:52
3509
原创 FPGA优质开源项目 – PCIE通信
本文介绍一个FPGA开源项目：PCIE通信。该工程围绕Vivado软件中提供的PCIE通信IP核XDMA IP建立。本文主要介绍一下XDMA IP核的使用和Vivado工程的源代码结构。文章末尾有该工程源码获取方式，有需要的小伙伴可自取。希望小伙伴们点赞、分享支持一下~
2023-08-06 20:50:10
6911
2
原创 FPGA优质开源项目 - UDP RGMII千兆以太网
本文介绍一个FPGA开源项目：UDP RGMII千兆以太网通信。Vivado 的 Tri Mode Ethernet MACIP核需要付费才能使用，因此本文提供完整工程源码。文章末尾有该工程源码获取方式，有需要的小伙伴可以收藏、分享一下。
2023-08-06 20:40:51
3083
1
原创 FPGA优质开源模块 - SRIO
本文开源一个FPGA常用模块：SRIO（Serial RapidIO）。文章末尾有该工程源码获取方式，有需要的小伙伴可以收藏、分享一下。
2023-08-02 19:21:50
1727
原创 VIVADO IP核Shared Logic选项配置
在给Vivado中的一些IP核进行配置的时候，发现有Shared Logic这一项，之前都是默认选择“Include Shared Logic in Core”,一直都没考虑过“Include Shared Logic in Example Design”和“Include Shared Logic in Core”在使用上有什么区别。经过查阅一些资料，现在终于弄清楚了。
2023-06-08 19:35:30
897
原创 建立时间、保持时间和亚稳态
建立时间（set up time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器，建立时间决定了该触发器之间的组合逻辑的最大延迟。保持时间（hold time）是指在触发器时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器，保持时间决定了该触发器之间的组合逻辑的最小延迟。
2023-06-08 18:18:55
524
原创 时序逻辑与组合逻辑
数字电路按照逻辑功能一般可以分为组合逻辑和时序逻辑。组合逻辑电路是指不含有任何存储器件（一般指寄存器）的电路，它的输出只和当前电路的输入有关；时序逻辑电路含有存储器件，可以含有组合逻辑，它的输出不仅和当前输入值有关，也和电路上一时刻状态有关。
2023-06-08 18:06:03
884
原创 AXI4-Stream协议学习
目录一、AXI4-Stream总线信号组成二、AXI4-Stream总线数据传输机制一、AXI4-Stream总线信号组成AXI总线共有5个通道，分别是读地址通道、写地址通道、读数据通道、写数据通道、写应答通道。其中，AXI4-Lite和AXI4组成包括：读地址通道、写地址通道、读数据通道、写数据通道以及写应答通道。AXI4-Stream总线组成和上述两种总线不同，去除了地址线，减少了延时。其信号组成如下表所示。表1-1 AXI4-Stream总线信号组成 信号 ...
2021-08-01 10:19:26
1749
1
原创 解决vivado安装时点击xsetup.exe没有反应、Win0系统下无法正常使用ISE问题
一、安装vivado双击xsetup.exe没有反应1.1 原因1：可能是vivado安装文件存放路径太长解决办法：放到根目录安装。1.2原因2
2021-05-28 22:57:08
15684
10
原创 组合逻辑电路毛刺产生原因及防止办法
文章目录一、毛刺产生原因（竞争与冒险）1.1 竞争1.2 竞争-冒险二、如何消除组合逻辑电路的毛刺在组合逻辑电路中，多路信号的输入使各信号在同时变化时很容易产生竞争冒险，从而导致输出结果和预期不相符。一、毛刺产生原因（竞争与冒险）1.1 竞争有两种情况会产生竞争：门电路两个输入信号同时向相反的逻辑电平跳变或同一信号经不同路径到达终点的时间有先有后的现象。例1：信号 A、B 不可能突变，需...
2020-04-01 10:19:40
15732
原创 Verilog寄存器电路描述（异步复位、异步置位等）
寄存器电路的Verilog描述方式一、最基本的寄存器二、 异步复位寄存器三、异步置位寄存器四、既有异步复位又有异步置位五、同步使能寄存器寄存器是时序逻辑设计的核心。因此，掌握寄存器模型的代码描述是非常重要的。一、最基本的寄存器功能：在clk时钟信号的上升沿，输入端数据din被锁存到输出端dout。Verilog代码：moudle dff(clk,din,dout) input cl...
2020-03-30 18:25:47
20570
1
原创 FPGA是什么及其应用领域
文章目录一、FPGA基本概念二、FPGA基本结构三、FPGA应用领域1.时序控制2.信号采集(处理)3.原型验证、片上系统等目前，在嵌入式系统开发领域，除了单片机、DSP、ARM之外，FPGA已经成为热门方向。尤其是在图像处理、信号采集、通信等领域应用非常广泛。目前，随着深度学习的发展与应用，FPGA在AI加速方向逐渐展示出不可替代的优势。一、FPGA基本概念FPGA究竟是什么？简单来讲，...
2020-03-28 11:35:26
6175
原创 基于ZYNQ的片上系统（Soc）简介（二）
一、处理器系统对于一个 ZYNQ 芯片，其基础的处理系统为双核 ARM Cortex-A9处理器（硬核），另外还可以使用“软”处理器：MicroBlaze，其等价于一个IP核，调用该IP会占用 PL部分的资源。 软处理器相对于 ARM 硬核的明显优势为：软核数量和内部资源是可以灵活配置的；缺点为：计算性能较低。我们在使用ZYNQ的处理器...
2019-09-29 21:23:39
2254
原创 基于ZYNQ的片上系统（Soc）简介（一）
学习ZYNQ有一段时间了，从今天起，准备将学习期间的笔记、参考论文、建立的工程等进行系统地整理。一、引言ZYNQ 是来自 Xilinx 公司ZYNQ-7000 所有可编程片上系统的开发板，具有开发片上系统能力。在 ZYNQ上，ARM Cortex-A9 是一个应用级的处理器，能运行完整的像 Linux 这样的操作系统，而可编程逻辑是基于 Xilinx 7 系列的 FPGA ，两部分...
2019-09-29 19:26:06
2934
FPGA优质开源项目获取方式
2023-08-02
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人