Verilog寄存器电路描述（异步复位、异步置位等）

寄存器是时序逻辑设计的核心。因此，掌握寄存器模型的代码描述是非常重要的。

一、最基本的寄存器

功能：在clk时钟信号的上升沿，输入端数据din被锁存到输出端dout。

Verilog代码：

moudle dff(clk,din,dout)
  input clk;
  input din;
  output dout;
  reg dout;
  always@(posedge clk)
  begin
    dout<=din;
  end
endmodule

二、异步复位寄存器

功能：每个时钟信号clk的上升沿，输入端数据din被锁存到输出端dout，而异步复位信号clr的下降沿（低电平有效）可以使得输出数据dout为0，并且一直保持clr拉高后的下一个clk上升沿来临。

Verilog代码

module dff1(clk,rst_n