【无标题】

学习目标：

reg 与wire与memory区别

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学习内容：

wire类型数据
常用来表示用以assign关键字指定的组合逻辑信号，Verilog输出输入信号默认时自动定义为wire型，wire型信号可以用来做任何方程式的输入，也可以用作assign语句和实例元件的输出。

//assign赋值
wire a,b;
assign a=b;

//元件输出接口
module add(
input wire a,
input wire b,
output wire c);
assign c=a+b;
endmodule

reg型数据
寄存器是数据存储单元的抽象，寄存器数据类型的关键字是reg。reg默认初始值是x。
reg型常用来表示always模块内的指定信号，常代表触发器，always模块内被赋值的每一个信号都必须定义成reg型。always块中所有的被赋值信号必须是reg型，但是reg型的变量不一定都在always中。

wire c,d;
reg a;
always@(*)begin
a=c+d;
end
initial begin
e=a
end

memory型数据
在Verilog中没有多维数组的存在，memory型数据是通过扩展reg型数据的地址范围来生成多维数据。reg[n-1:0] 存储器名称[m-1:0];定义了一个有m个n位存储器该地址范围为0到n-1

reg[n-1:0] 存储器名称[m-1:0];
reg [7:0] mema[255:0];

所以总结Verilog wire和reg的区别：
wire表示导线结构，reg表示存储结构。
wire使用assign赋值和实例元件输出，reg赋值定义在always、initial、task或function代码块中。
wire赋值综合成组合逻辑，reg可能综合成时序逻辑，也可能综合成组合逻辑。