一、Verilog语言结构
module 文件名
(
定义输入,
定义输入,
定义输出
);
assign 电路描述语言;
endmodule
二、主程序编写及烧录
1.编写主程序
2.出硬件图(Tool->Netlist View(RTL图))
3.分配引脚(Tool->Spreadsheet View) (每一个Bank的电压不可更改,drive驱动能力,slewrate压摆率
一、Verilog语言结构
module 文件名
(
定义输入,
定义输入,
定义输出
);
assign 电路描述语言;
endmodule
二、主程序编写及烧录
1.编写主程序
2.出硬件图(Tool->Netlist View(RTL图))
3.分配引脚(Tool->Spreadsheet View) (每一个Bank的电压不可更改,drive驱动能力,slewrate压摆率