2020年04月_mail-mail

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原创 quartus如何与modelsim联调

1、选择tool-options配置modelsim软件安装位置，如果是自动安装的modelsim一般会自动配置好2、选择assignments-settings 配置仿真工具3、选择processing -start首先要进行一次编译，否则会报错。可以到simution下的文件夹找到自动生成的testbench文件。再次回到如下界面添加testben...

2020-04-29 15:20:49 3624 2

原创如何利用.v文件生成原理图符号

一、先添加.v文件二、选择file-creat生成原理图符号模式3、这样就可以在主原理图右键 insert -symbol 中添加生成的原理图符号了

2020-04-29 14:49:51 1055

原创 quartus如何新建工程

一、新建一个项目1、依次点击File->New Project Wizard这是采用向导的方式建立一个新的工程项目。当然也可以直接使用File->New，在菜单中选择New QuartusII Project来新建一个项目。采用向导的方式建立项目会一步步引导选择文件夹和芯片等，因此这里建议使用向导的方式建立项目。点击next如果没有文件，则直接跳过选择芯片型...

2020-04-29 14:29:49 5678

原创 testbench编写示例

目录一、实例分析1.1源文件1.2testbench文件二、分析一、实例分析1.1源文件module counter (clk, reset, enable, count);input clk, reset, enable;output [3:0] count;reg [3:0] count; ...

2020-04-28 11:36:23 2385

原创关于verilog中是把output设成reg变量和内部设置一个reg变量的讨论

为了能把一个输出信号赋给输出端口，常看到如下的两种处理方式。方式A：module test1(clk,counter);input clk ;output[7:0] counter ;reg[7:0] counter_reg ;always@(posedge clk)begincounter_reg&lt...

2020-04-26 16:26:08 23167

原创 Verilog中Wire 和 Reg 的区别

wire 和reg是Verilog程序里的常见的两种变量类型，他们都是构成verilog程序逻辑最基本的元素。正确掌握两者的使用方法是写好verilog程序的前提。但同时，因为他们在大多数编程语言中不存在，很多新接触verilog语言的人并不能很清楚的区别两种变量的不同之处。这里简单对他们做一个比较，方便在编程时区别使用。功能和状态Wire主要起信号间连接作用，用以构成信号的传递或者...

2020-04-26 11:27:51 1759

原创 verilog 状态机的分类及编写方式

本节主要谈一谈Verilog的状态机实现模板，并浅析比较。1 一段式状态机 (单always块结构)：always @(posedge clk or posedge rst) begin if(rst) FSM <= S0 else begin case(FSM) S0：begin Out_0;...

2020-04-26 11:15:41 827

原创如何捕捉信号的上升沿下降沿

思路：设计两个或多个一位的寄存器，用来接收被检测的信号，系统时钟来一次记一次输入信号，如果用了两个寄存器直接异或就可以了;使用高频的时钟对信号进行采样，因此要实现上升沿检测，时钟频率至少要在信号最高频率的2倍以上，否则就可能出现漏检测。具体请参见下面代码:module edge_detect(clk,rst,signal,pos_edge,neg_edge,both_edge); inpu...

2020-04-26 10:22:57 5448

原创 modelsim版本分类及如何恢复默认窗口模式

目录一、modelsim版本分类二、如何恢复默认窗口一、modelsim版本分类ModelSim分几种不同的版本：SE、PE、LE和OEM，其中SE是最高级的版本。而集成在 Actel、Atmel、Altera、Xilinx以及Lattice等FPGA厂商设计工具中的均是其OEM版本。MODELSIM SE是主要版本号，也是功能最强大的版本，支持对Verilog和VHDL语言...

2020-04-23 11:49:01 6035

原创 ModelSim 修改测量时间显示的单位

1、波形窗口下wave-wave preference2、找到Grid&Timeline修改显示单位

2020-04-23 11:43:30 3350

原创 timescale的用法

描述:timescale是Verilog HDL 中的一种时间尺度预编译指令，它用来定义模块的仿真时的时间单位和时间精度。格式如下：`timescale 仿真时间单位/时间精度注意：用于说明仿真时间单位和时间精度的数字只能是1、10、100，不能为其它的数字。而且，时间精度不能比时间单位还要大。最多两则一样大。比如：下面定义都是对的：`timescale 1ns/1ps`ti...

2020-04-23 11:17:14 3777

原创 stm32f429 利用stm32cube配置FMC接口

目录一、为什么使用SDRAM二、SDRAM芯片W9825G6KH三、stm32f4的fmc接口四、stm32cubemx配置fmc五、实验现象：六、源码：七、注意事项：八、参考记录：硬件平台：正点原子阿波罗stm32f429一、为什么使用SDRAMSTM32控制器芯片内部有一定大小的SRAM及FLASH作为内存和程序存储空间，但当程序较大，内存和程序空间...

2020-04-09 14:10:23 8530 2