4位二进制计数器VHDL源程序

最新推荐文章于 2023-05-10 16:52:51 发布

cs375612

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文章标签： integer library buffer

本文链接：https://blog.csdn.net/cs375612/article/details/6507519

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这篇博客介绍了如何使用VHDL语言编写一个4位二进制计数器的程序，包括实体声明和结构化架构。在计数过程中，当输入使能ena为1且时钟clk上升沿触发时，计数值q在0到15之间循环，同时输出进位信号cout。

摘要由CSDN通过智能技术生成

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY cnt4e IS
PORT(clk,ena:IN STD_LOGIC;
        cout:OUT STD_LOGIC;
           q:BUFFER INTEGER RANGE 0 TO 15);
END cnt4e;
ARCHITECTURE one OF cnt4e IS
BEGIN
        PROCESS(clk,ena)
BEGIN
          IF clk'EVENT AND clk='1' THEN
                IF ena='1' THEN
                     IF q=15 THEN q<=0;
                                cout<='0';
                         ELSIF q=14 THEN q<=q+1;
                                   cout<='1';
                          ELSE q<=q+1;
                     END IF;
                END IF;
           END IF;
        END PROCESS;
END one;