FPGA series # 时序约束相关概念

整理笔记时翻到以前做的一个记录，在师父给我讲解了时序约束之后，做的一个较为综合的笔记。

电子在半导体中的迁移速度慢，不是光速，具体数据要去查表，所以才会有时序问题。

　　在每个时钟的作用下，门1和门2同时开关，有个人从门1进楼1，如果这个人不能快速穿过楼1 和通道到达楼2的话，就会从通道中掉下去。然后谁来保证他能穿过去呢？
　　布局布线工具会评估每条布线路径，不符合要求的路径它会重新选择路径，实在布不下去了，就会上报时序错误，即是时序违约。
　　而工具以什么标准判断过不过呢？用的就是你的约束。
　　工具如何计算时序路径的延时量呢？每个器件都有自己的延时模型，这个模型是由半导体代工厂提供的，一般数据手册会有一个AD/DC参数表，这个是由半导体厂商结合半导体工艺给出的。有了这个模型，布线工具就可以计算出每条路径上的延迟，然后给出时序结果。