FPGA基础问题

1、Latch是如何产生的？时序电路会不会产生Latch？

答：Latch只会发生在组合逻辑电路中，时序逻辑电路中不会产生Latch；产生原因是逻辑书写不完整。比如 if 没有else，case没有default等。

2、亚稳态产生的原因？稳定之后的结果是确定的么?

答：原因是在数字电路中，如果数据传输的过程中不满足建立时间和保持时间，或者复位信号不满足恢复时间；亚稳态需要经过大于等于决断时间的时间后才会回到一个确定的状态，但结果是随机的稳定到0或者1。

建立时间：时钟沿到来之前，数据从不稳定到稳定所需要的时间。

保持时间：数据稳定后保持的时间。