前言
对于verilog的学习,这里推荐一个比较好的实践网站HDLBits:https://hdlbits.01xz.net/wiki/Main_Page
本专题记录一些我觉得有价值的题目,希望通过这些题目可以对verilog更加熟练。
第三个专题主要讨论一个重要的问题:如何在组合逻辑中避免产生锁存器。
1、为什么会产生latch?
一般语法正确的代码不一定会导致电路合理,如果你只想综合出纯组合逻辑的电路,但是有时候会综合出组合逻辑+触发器or锁存器。通常的原因是:“在您指定的情况以外的情况下会发生什么?”, Verilog一般会保持输出不变,这种“保持输出不变”的行为意味着需要记住当前状态,从而产生一个锁存器,组合逻辑(例如逻辑门)无法记住任何状态。这是组合逻辑中产生latch的主要原因。
2、如何避免产生latch?
(1)在组合逻辑中,容易综合出锁存器的语句是if和case,在if-else和case中没有else和default将会导致产生latch,如下面的代码和rtl网表所示。