左氏浮夸的博客

原创 2.4G模块NRF24L01调试经验

参照野火STM32程序调试NRF24L01成功，颇获喜感nRF24L01是一款工作在2.4~2.5GHz世界通用ISM频段的单片无线收发器芯片。无线收发器包括：频率发生器、增强型SchockBurstTM模式控制器、功率放大器、警惕振荡器、调制器、解调器。输出功率、频道选择和协议的设置可以通过SPI接口进行设置。模块外形图如下图所示：                 PCB和引脚示意图如下

转载 将BUFG上的时钟信号通过FPGA的普通IO输出

如需转载，请将下列字段一起转载。新浪海风博客http://blog.sina.com.cn/dingyunfeng 声明：以下内容仅指Xilinx Spartan6系列，其他FPGA并不一定适用。       FPGA的设计中，时钟系统的设计极其重要，通常时钟信号会使用BUFG网络减少传输延迟，提高系统性能并增强系统的稳定性。     在实际使用

转载 基于STM32的简易RTOS

之前看过一篇卢晓铭写的简易RTOS设计，自己也实践了一下，感觉多任务运行起来毫无压力，在此做份笔记以备他日之需也为他人提供一份参考要想完成一个RTOS，我们核心任务是需要编写任务调度。所以，我们需要知道，任务到底什么地方会被调度。1.        我们开始OSStart();时，肯定需要调度一次任务。这样才能进入第一个最高优先级就绪任务中。2.        在任务中的OST

原创 SPI从机程序

/*SPI 即为：serial peripheral interface，串行外围设备接口。是一种全双工同步通信总线。 通信是通过数据传输来完成的，SPI是串行通信协议，也就是说，数据时一位一位传输的。也就是时钟线存在的原因， 由于时钟线提供的时钟脉冲，数据发送和数据接收都是基于这个时钟脉冲完成数据传输的，数据通过数据输出线输出， 数据在时钟上升沿或者下降沿时改变，在紧接着的下降沿或者

原创 串口通信USART Top程序以及Tectbench程序

使用Verilog代码编写的自收自发的顶层程序：module uart_top(clk,reset,enable,RX,TX,testp);input clk,reset,enable;input RX;output TX;output [7:0]testp;wire [7:0]data;wire RxOK;//wire TxAv;//发送有效wire TxOK;//Rx

原创 串口通信USART设置波特率程序

使用Verilog代码编写的生成波特率程序：程序目前支持9600、19200、38400、57600、115200，如需要其他波特率请根据计算方法加入代码中，输入的时钟信号为50MHzmodule SpeedSet(clk,reset,cnt);input clk,reset;output cnt;///波特率对应的脉冲的个数。计算方法如下：//以9600bps为例：1s/

原创 串口通信USART接收程序

使用Verilog代码编写的串口接收程序：数据位8位，停止位1位，校验位没有，流控没有波特率由波特率模块生成串口时序大致如下图所示：module uart_recv(GClk,clk_bps,reset,rx_en,Rxd,datain,rx_ok);input GClk,clk_bps,reset,rx_en,Rxd;output [7:0]datai

原创 串口通信Usart发送程序

使用Verilog代码编写的USART发送程序：数据位8位，停止位1位，校验位没有，流控没有波特率由波特率模块生成串口时序大致如下图所示：module uart_trans(GClk,clk_bps,reset,tx_en,datain,Txd,tx_ok);input GClk,clk_bps,reset,tx_en;//全局时钟，波特率时钟，全局复位，发送启动信号

原创 Jlink V8固件修复

在使用Jlink时经常会因为设备原因或者电脑驱动原因致使丢失固件，使Jlink变成一块废砖，在网上搜集多个大侠们的方法之后总结出自己修复Jlink V8固件的方法，所有的方法都大同小异，只是在某些细节上会决定最终的成败。工欲善其事必先利其器，修复固件前先准备下载一些工具：万能Jlink固件、SAM-BA 软件1、重新烧写固件到Jlink，将原来V8.bin固件用Winhex打开，并找到偏移地址为0...

转载 [转]FPGA工程师技能树