FPGA
文章平均质量分 65
左氏浮夸
这个作者很懒,什么都没留下…
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FPGA配合R820T
想法:FPGA控制R820T的I2C,将R820T输出的中频做处理。准备:某宝买的RTL-SDR,原理如下:软件无线电通过数字信号处理来实现无线信号的调制解调。在RTL-SDR中通过调谐芯片(R820T、E4000)将无线信号下变频至低中频信号,由RTL2832U中的ADC采样得到数字信号,再进行数字下变频得到基带信号,由USB传送给计算机。RTL-SDR得到的基带信号是I/Q信号交错排列的形式,计算机对基带信号进行分离得到两路信号即I/Q信号进行解调。硬件原理图大致如下图所示:把R原创 2020-09-25 10:59:33 · 1531 阅读 · 3 评论 -
FPGA实现卷积神经网络加速
基于Caffe中CIFAR_10.prototxt网络,对CIFAR-10数据集分类。CIFAR_10.prototxt网络name: "CIFAR_10"layer { name: "data" type: "Input" top: "data" input_param { shape: { dim: 1 dim: 3 dim: 32 dim: 32 } }}layer { name: "conv1" //该层的名称 type: "Convolution" //原创 2020-09-25 09:48:04 · 2825 阅读 · 6 评论 -
Verilog实现Bresenham任意斜率直线
Verilog实现Bresenham任意斜率直线原创 2020-09-16 00:40:13 · 906 阅读 · 0 评论 -
xilinx dma调试笔记
按照官方案例,启动接收传输: u32 Status = XAxiDma_SimpleTransfer(&AxiDma, (UINTPTR)RxDMAPtr, (u32)(1024), XAXIDMA_DEVICE_TO_DMA); if (Status != XST_SUCCESS) { prin...原创 2019-01-17 17:06:47 · 12154 阅读 · 10 评论 -
关于Axi4-Stream to Video Out等IP核调试
参照网上教程使用Microblaze+VDMA+Video On Screen Display+AXI4-Stream to Video Out+HDMI等IP核组成图像输出回路: 第一次尝试显示出lena图像,有色偏,之后调试了很久才重新把图像显示出来并解决色偏;总结有如下坑:1、关于色偏:程序中提供的图像数据以ARGB方式存储,而HDMI模块仅使用低24位,故需要做一下转换...原创 2019-01-17 16:53:16 · 3780 阅读 · 4 评论 -
ERROR:PhysDesignRules:2449 - The computed value for the VCO operating frequency of PLL_ADV instance
ERROR:PhysDesignRules:2449 - The computed value for the VCO operating frequency of PLL_ADV instance cpu_sys_i/clock_generator_0/clock_generator_0/PLL0_INST/Using_PLL_ADV.PLL_ADV _inst is calc...原创 2018-02-22 16:23:26 · 2182 阅读 · 3 评论 -
如何设置ISE中,不用引脚的电平?
如何设置XILINX中,不用引脚的电平?选择顶层文件在process面板中选择Generate programming File上点右键选Properties.. 在Configuration Option里有个Unused IOB PINs,里面有PULLUP,PULLDONW和FLOAT,可设置不使用PIN脚的状态原创 2017-12-05 22:41:46 · 4036 阅读 · 2 评论 -
ISim P.20131013 (signature 0x7708f090)
ISim P.20131013 (signature 0x7708f090)This is a Full version of ISim.WARNING: File "F:/workspace/FPGA/xilinx/DDR3/tsb.v" Line 35. For instance tsb/uut/, width 12 of formal port sys_addr is not equal...原创 2017-12-05 22:36:41 · 1567 阅读 · 0 评论 -
将BUFG上的时钟信号通过FPGA的普通IO输出
如需转载,请将下列字段一起转载。新浪海风博客http://blog.sina.com.cn/dingyunfeng 声明:以下内容仅指Xilinx Spartan6系列,其他FPGA并不一定适用。 FPGA的设计中,时钟系统的设计极其重要,通常时钟信号会使用BUFG网络减少传输延迟,提高系统性能并增强系统的稳定性。 在实际使用转载 2016-10-06 12:08:41 · 5967 阅读 · 0 评论 -
SPI从机程序
/*SPI 即为:serial peripheral interface,串行外围设备接口。是一种全双工同步通信总线。 通信是通过数据传输来完成的,SPI是串行通信协议,也就是说,数据时一位一位传输的。也就是时钟线存在的原因, 由于时钟线提供的时钟脉冲,数据发送和数据接收都是基于这个时钟脉冲完成数据传输的,数据通过数据输出线输出, 数据在时钟上升沿或者下降沿时改变,在紧接着的下降沿或者原创 2016-10-06 11:41:59 · 7497 阅读 · 6 评论 -
串口通信USART接收程序
使用Verilog代码编写的串口接收程序:数据位8位,停止位1位,校验位没有,流控没有波特率由波特率模块生成串口时序大致如下图所示:module uart_recv(GClk,clk_bps,reset,rx_en,Rxd,datain,rx_ok);input GClk,clk_bps,reset,rx_en,Rxd;output [7:0]datai原创 2016-10-06 11:14:26 · 1598 阅读 · 0 评论 -
串口通信USART设置波特率程序
使用Verilog代码编写的生成波特率程序:程序目前支持9600、19200、38400、57600、115200,如需要其他波特率请根据计算方法加入代码中,输入的时钟信号为50MHzmodule SpeedSet(clk,reset,cnt);input clk,reset;output cnt;///波特率对应的脉冲的个数。计算方法如下://以9600bps为例:1s/原创 2016-10-06 11:16:01 · 8457 阅读 · 0 评论 -
[转]FPGA工程师技能树
转载 2016-10-04 12:27:27 · 1109 阅读 · 0 评论