FPGA 设计之 跨时钟域的弹性Buffer

已于 2022-05-27 17:16:25 修改
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分类专栏： 硬件工程师 自动化 智能 文章标签： 单片机 单元测试 单例模式 单一职责原则
于 2022-05-27 16:48:00 首次发布
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本文阐述了弹性Buffer在高速接口设计中的应用，如PCIe和Ethernet，用于解决源同步时序结构下的跨时钟域问题。与普通异步FIFO不同，弹性Buffer能动态丢弃或插入数据来补偿时钟频率差，以确保数据连续流动。设计中，通过监控FIFO深度并在间隙期间调整IDLE字符，实现时钟补偿。弹性Buffer虽引入延迟，但能避免Overflow和Underflow，适合特定应用场景。
摘要由CSDN通过智能技术生成

FPGA设计之跨时钟域的弹性Buffer

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在前面的文章中我们已经介绍了异步FIFO的设计原理FPGA设计之跨时钟域（五-异步FIFO）。我们知道为了防止FIFO overflow或者 underflow，异步FIFO有空满信号。当满信号有效时会反压前级逻辑，不让其继续写数据到FIFO内，当空信号有效时，则通知后级逻辑，数据已经全部读出，不让其继续读取FIFO。如果我们的应用需求是数据必须不断流入然后流出FIFO呢？这意味着既不能反压前级也不能通知后级。

弹性Buffer便是应用在这种需求下的一种跨时钟域的设计方法。本文将从以下几点介绍弹性Buffer:

·弹性Buffer的应用背景

·弹性Buffer与普通异步FIFO的区别

·弹性Buffer的具体设计

·弹性Buffer有什么缺点

弹性Buffer的应用背景

在起初的PCI总线设计中，采用的是同步时序结构，即发送端和接收端使用同步时钟，发送端只需要发送数据&

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