面试必杀技：异步FIFO

已于 2022-05-27 17:19:44 修改
阅读量2.6k 收藏 42
点赞数 4
分类专栏： 硬件工程师 自动化 智能 文章标签： 单片机 单元测试 单例模式 单一职责原则
于 2022-05-27 17:06:02 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/danpianji777/article/details/125007517
版权
本文深入探讨异步FIFO的设计，包括其内部结构、Gray Code的使用以及如何处理满和空的状态。文章还讨论了面试中常遇到的问题，如FIFO假满和假空的情况，并提供了深度非2的幂次异步FIFO的编码策略。此外，作者建议在实际工程中使用预定义的CDC库元件以确保设计的可靠性。
摘要由CSDN通过智能技术生成

面试必杀技：异步FIFO

上一篇介绍了异步FIFO的基础部分，包括为什么用Gray Code来同步read pointer, write pointer。这一篇咱们从头一起过一遍异步FIFO的具体设计，然后再讨论几个常见的问题。

有的面试官可能上来让你先画异步FIFO的框图，建议大家自己手画一下，能够记住。

badd8b8910385f42a7033a72a87146c5.png

要注意，wptr和rptr都是gray code，在上一篇我们已经讨论过gray code是可以直接利用2flop synchronizer来同步的。而用来读写实际的memory必须是binary address，在FIFO write control和FIFO read control里面我们进行binary to gray code的转换。

下面是上图中间fifo memory部分的简单实现

61b248b8b25b3bc8789b4fa8a40f44f8.png

上面的code简化了rdata的逻辑，如果使用SRAM，可能需要加一级flop来存储SRAM读出来的值。

这里插一句，在设计异步FIFO或者使用异步FIFO的时候，需要计算清楚FIFO的深度，（如何FIFO的深度计算老李打算以后单独开一篇文章来讨论）然后要比较使用SRAM和flop ar

最低0.47元/天 解锁文章
大方老师讲单片机
关注
专栏目录
异步fifo_IC 面试基础题 - 异步FIFO的设计
weixin_39765796的博客
12-18 947
前言 | 鱼叔在面试的时候，经常会被问到异步FIFO的问题，之前准备的时候一知半解，现在有时间了于是便想好好整理这个设计，希望这篇文章能给予你启发。1. 相关资料Kevin Zhang：异步FIFO设计（1）​zhuanlan.zhihu.comCSDN-专业IT技术社区-登录​blog.csdn.net2. 原理介绍2.1 使用FIFO的情况两个不同时钟域进行数据传输时可以用FIFO两个不同时钟...
【无标题】异步FIFO相关面试问题
weixin_50474669的博客
02-16 779
异步FIFO相关面试问题
异步FIFO理解及设计
最新发布
mvpkuku的博客
07-26 1105
由图可见，异步FIFO的核心部件就是一个 Simple Dual Port RAM；左右两边的长条矩形是地址控制器，负责控制地址自增、将二进制地址转为格雷码以及解格雷码；下面的两对D触发器 sync_r2w 和 sync_w2r 是同步器，负责将写地址同步至读时钟域、将读地址同步至写时钟域。
切面是异步还是同步操作‘_面试必杀技：异步FIFO（上） -- CDC的那些事（5）
weixin_39550587的博客
11-29 432
这一篇老李终于要开始聊异步FIFO(Asynchronous FIFO)了。在知乎上曾经老李见过一个问题：硕士生找工作的时候把异步fifo写成一个项目经历，是不是显得很low啊？下面回答很有意思，老李发现那些回答很low的以在校学生和刚毕业的应届生居多，大家都觉得简历里面一定要写上什么无线接收机，USB控制器等等才显得高大上。而几个来自真正工业界大佬的回答反而不说low，比如下面的这个回答来自海思...
异步FIFO模块验证-面试总结
kobetriumph的博客
05-02 6809
IC验证面试之异步FIFO模块验证面试总结
来讲一讲面试必问的异步FIFO设计！
笨蛋大乌龟的博客
08-09 844
异步FIFO设计可以说是数字IC设计工程师面试时必问的一个问题了，也是我们经常使用但是又往往被忽略的一个东西，今天就展开详细说一说不同深度（2^N或者非2^N）异步FIFO的设计思想；
数字芯片设计面试问题——异步FIFO的本质和外延
weixin_43537385的博客
03-15 3840
前言：异步FIFO之所以成为数字芯片设计工程师或者FPGA设计工程师的面试必考问题，在于其设计思想包含了较丰富的跨时钟同步的概念，其中有单比特跨时钟打两拍思想、多比特数据跨时钟和格雷码转换等思想。本文章不仅分析异步FIFO的根本设计原理，同时会根据字节跳动面试的一道问题进行展开，来探讨异步FIFO的本质和外延。 字节跳动问题 对于1个异步FIFO，如果写时钟频率是读时钟频率的100倍，是否会出现风险？ 分析 既然这样问了，那肯定是有风险的。但是风险在哪里呢？FIFO的IP核在用户手册上也没看到对于使
IC验证：异步FIFO
weixin_45159924的博客
06-22 2894
异步FIFO用来处理跨时钟域的读写，知识点涉及跨时钟域、同步、读写指针、空满判断、格雷码等。异步FIFO由读时钟域、写时钟域、Mermory模块和跨时钟域同步组成。 读写指针随着读写操作在内存区域内循环移动。 写满：最高位不同，其余位相同 (可以理解为，写指针比读指针多跑一圈) 读空：所有位相同 (可以理解为，读指针赶上写指针)二进制→格雷码：第一位不变，后面每位都是对应二进制码当前位和其左位的异或。为什么使用格雷码？ 如图红色地址跳变情况，对于二进制第2/3/4位都需要变化，而格雷码只...
IC基础(一)：异步FIFO
热门推荐
MaoChuangAn的博客
03-24 1万+
今天看别人的博客研究了一天的异步FIFO,中遇到了很多问题。很多人可能有过这样的经历，当你研究一个东西，可能你当时很清楚你是怎么想的，但是过后就忘记了当时的思路了。因此我写博客的主要目的就是为了回头查阅方便。IC基础可能会写很多篇，本篇异步FIFO就是此系列的第一篇。 ...
异步FIFO设计
02-03
 关键词：异步FIFO 异步FIFO广泛地用于计算机网络工业中进行非同步数据传送，这里的非同步指按一种速率发送而按另一速率接收。因此异步FIFO有两个不同的时钟，一个为读同步时钟，一个为写同步时钟。 当数据从一个...
笔试面试 同步fifo 异步FIFO
weixin_45912567的博客
08-17 1263
一、同步FIFO 对于同步FIFO，需要注意读写地址的累加；读空和写满信号的产生 代码主要结构： 写地址产生 读地址产生 写入数据 读出数据 写满信号 读空信号 //Description:sync fifo module sync_fifo #( parameter DATA_WIDTH=8, //数据位宽 parameter ADDR_WIDTH=4
verilog异步复位jk触发器_以不变应万变的异步FIFO面试宝典（二）
weixin_28733777的博客
12-18 511
异步FIFO面试宝典(二)上一期为童鞋们带来了FIFO工作的基本原理，本期将继续与各位童鞋探讨FIFO类面试相关问题。首先让我们回顾一下上一期的课后思考题：如果读时钟域速度较快、写时钟域速度较慢(或者写、读时钟域速度相差较大)会出现什么情况？‍‍ 背景知识补充：假设存在两个时钟域CLKA和CLKB，信号从CLKA时钟域传输到CLKB时钟域，CLKA时钟周期为CLKB时钟周期两倍，且此...
深度为1的异步FIFO设计
Bradji的博客
07-02 1819
深度为1的异步FIFO设计
异步fifo深度计算
weixin_44072819的博客
03-17 273
转https://www.cnblogs.com/lgy-gdeu/p/12891678.html
【数字IC前端】异步FIFO深度计算
ultra777的博客
06-15 1650
以下内容搬运自公众号：硅农，原文链接附下：原文连接 Case-1：fA > fB 读写之间没有空闲周期Case-2：fA > fB 在两个连续读写之间有一个周期的延迟Case--3：fA > fB读写都有空闲周期（IDLE Cycles）Case-4：fA > fB并给出了读写使能的百分比Case-5：fA < fB 读写操作无空闲周期（每两个连续读写之间有一个周期延迟）Case-6：fA < fB 读写操作有空闲周期（读写使能占得百分比问题）Case-7：fA = f
任意深度异步FIFO设计
qq_57502075的博客
03-25 2489
事实上格雷码可以取2N个进行环回，例如取格雷码个数为12，在2^4=16的基础上，掐头去尾，取中间的12个格雷码，这样从0011到最大值1011中间任意两个相邻数之间只有1bit位的跳变。通常情况下，设计的异步FIFO的深度是2的N次方，但事实上，选择这个2^N的原因也是因为格雷码这么取的时候，最大值+1回到最小值时，跳变还是只有1bit。可以看到，任意两个相邻的数字仅有1bit发生跳变，取格雷码回环就按照：在2^4=16的基础上，掐头去尾，取中间的8个格雷码。
Vivado生成bit文件布局失败解决
m0_46498597的博客
01-26 1859
47 Vivado生成bit文件布局失败解决 1）遇到问题描述 使用Vivado软件生成bit文件时，工程报错，错误信息如下： [Place 30-467] Based on the user constraints, this design needs to place 19 BUFG instances in the bottom half of SLR no. 0. This is not possible due to the device capacity constraints. Each
异步FIFO 疑难点
weixin_44101336的博客
04-19 2358
异步fifo 非二的整数次方； 怎么进行跨时钟域处理？ 格雷码的性质：1、相邻两个数只有一个BIT不同；2、去掉首位相同个数的位数后剩下的数仍满足相邻数只有一个bit不同，包括绕回； 这里就可以用来对设计深度不满足2的n次方的fifo做文章了；假设设计深度为28的fifo那么我们不用格雷码需要5bit表示地址，用格雷码需要6bit表示地址；那么我们截取6bit表示地址的中间2*28=56个地址；相当于去掉头尾2^5-28=4个地址； 在拿深度为5的fifo举例；2^3-5=3;去掉头尾3个地址；用格雷码可
深入解析：异步FIFO的Verilog实现与分析
"异步FIFO的Verilog实现，包括单时钟和双时钟结构的分析与代码示例，以及FIFO的空（empty）和满（full）状态检测。" 异步FIFO是一种在不同时钟域之间传输数据的常用方法，对于ASIC设计者来说至关重要。设计异步FIFO...
评论 1
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值