IC验证：异步FIFO

最新推荐文章于 2024-08-01 20:51:29 发布
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文章标签： 单片机 fpga开发 嵌入式硬件
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异步FIFO 时钟同步 格雷码 读写指针 Verilog设计
关键词由CSDN通过智能技术生成

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前言

异步FIFO用来处理跨时钟域的读写，知识点涉及跨时钟域、同步、读写指针、空满判断、格雷码等。

一、异步FIFO

异步FIFO的结构如图所示。由读时钟域、写时钟域、Mermory模块和跨时钟域同步组成。
在这里插入图片描述
在这里插入图片描述

二、读写指针、空满判断、格雷码

在这里插入图片描述
读写指针随着读写操作在内存区域内循环移动。
写满：最高位不同，其余位相同
(可以理解为，写指针比读指针多跑一圈)
读空：所有位相同
(可以理解为，读指针赶上写指针)

二进制→格雷码：第一位不变，后面每位都是对应二进制码当前位和其左位的异或。

为什么使用格雷码？
如图红色地址跳变

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Kelly_况
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这一篇帖子我鸽子了好久，前俩周忙教研室课题还要做实验，今天五月最后一天就把这个验证的框架全部更新完了，我真的没有太监掉这个帖子。后续各位就可以在这个基础上自己写test文件来实现一些功能验证了。顺便我把代码放到gitee上了，有需要的小伙伴可以私聊我。 写在前面的一些总结（很重要）： ****之前我是将数据放置到数据包里面发送，但是我对于这个方式改了很久发现了几个bug实在是无法解决：第一个就是发送多个数据包的时候，读速度跟不上，在写满后，会直接结束仿真，而不是读出一个数据后继续发送。第二个就是数据包长
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