平时积累的FPGA知识点(8)

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平时在FPGA群聊等积累的FPGA知识点,第八期:

21 FFT IP核

有遇到过FFT IP核测量频率不准确的问题吗?大部分情况下都是准的,偶尔偏差比较大,IP核输入的数据用matlab计算出的频率是对的。
解释:可能是采样点数不对, 如果采样率是固定的,那只有点数会影响频率了。IP不会自动处理,要根据你给的tlast和 ip设置的一不一致来看。
变换长度参数设置的2048,如果输入的数据长度不够20480,应该不会有输出数据吧?
看IP核说tlast信号是可以不用的啊

22 SERDES IP

跑一个SERDES IP的参考设计的仿真,配置完最后生成的summary中RXUSERCLK是125M。但是仿真出来的结果,RXUSERCLK是156.25M,而不是summary中显示的125M,这是为什么呢?我按照手册上说的RXUSERCLK = 线速率 / 内部数据位宽,确实就是表中的125M。参考设计的仿真会不会有出错的可性能?
图片

解释:可以参考文章:FPGA Xilinx 7系列高速收发器GTX通信
数字硬鉴
于 2020-10-30 16:04:00 发布
原文链接:https://blog.csdn.net/qq_40147893/article/details/109380458

23 有直接把FPGA内部pll输出的单端时钟直接拉到gt口输出的吗

解释:感觉是不行,有反过来的使用方式,gt口的输出,作为pll的输入。如下:MMCM/PLL 的参考时钟输入可以是 IBUFG(CC)即具有时钟能力的 IO 输入、区域时钟 BUFR、全局时钟 BUFG、GT 收发器输出时钟、行时钟 BUFH 以及本地布线(不推荐使用本地布线来驱动时钟资源)。
参考文章:Vivado 下 IP核之 PLL实验
yishuihan-Oliver
已于 2023-06-20 21:31:44 修改
原文链接:https://blog.csdn.net/yishuihanq/article/details/130760772

24 qdma驱动是什么?

解释:使用QDMA的Example工程,该工程可从Github下载,使用的FPGA板卡为浪潮的F37X加速器,运行工程目录下的run.sh执行run.tcl即可完成工程的创建和编译。
qdma驱动是dpdk下高效的驱动之一,主要用于fpga高速板卡数据传输,驱动采用队列(queue)技术把来自pcie的数据通过dma,直接写入预分配的内存块,然后挂到用户层队列。

25 遇到过path的源端或者目的端的情况吗

没找到这个问题对应的现象,猜测应该和时序的报告或者vivado的警告有关。

26 mig中ecc使能

请问mig中ecc使能后 data mask为啥不能选了,它俩冲突是吗
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解释:是的。框里写的 ECC designs ( DDR3 SDRAM, DDR2 SDRAM) will not use Data Mask.
ECC: 数据位宽必须是72位以上才能选择;
Data Mask:数据屏蔽
参考文章:【FPGA】XILINX DDR3的MIG IP核的配置
原地打转的瑞哥
已于 2023-10-08 19:46:33 修改
原文链接:https://blog.csdn.net/weixin_47730622/article/details/126687598

27 srio问题

遇到srio问题的话,打ibert也不通怎么弄, ibert不通,调了参数还不行。
解释:这意味着srio也不用调了,直接硬件有问题

28 如果想通过一个ila抓两个异步信号,ila时钟怎么选呢?

解释:ila的时钟比这2个信号的时钟高就差不多了,最好是2倍的频率及以上。想抓两个异步信号,可以把这两个信号同步一下,在抓,写到一个ila里就挺好。

29 vivado 2018的bug太多了,加个ip失败,工程就变成只读了

解释:确实, 最好不要选从硬盘删除,容易出以上状况。

30 vivado2021、 2022对电脑要求高,尤其是DDR。

解释:vivado2021,8g破笔记本就用不了。
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1. 2 2. 什么是同步逻辑和异步逻辑? 2 3. 同步电路和异步电路的区别: 2 4. 时序设计的实质: 2 5. 建立时间与保持时间的概念? 2 6. 为什么触发器要满足建立时间和保持时间? 2 7. 什么是亚稳态?为什么两级触发器可以防止亚稳态传播? 2 8. 系统最高速度计算(最快时钟频率)和流水线设计思想: 2 9. 同步复位和异步复位的有何区别? 3 10. 写出一段代码,用来消除亚稳态。 3 11. 写出一段代码,对时钟进行3分频。 4 12. 设计一个glitch free的时钟切换电路逻辑,比如从20m切到50m,讲明理由。 4 13. 如何跨时钟域同步多位信号?有哪些技术? 4 14. 异步FIFO为什么用格雷码 5 15. 时序约束的概念和基本策略? 5 16. 附加约束的作用? 6 17. 锁存器(latch)和触发器(flip-flop)区别? 6 18. FPGA 芯片内有哪两种存储器资源? 6 19. 什么是时钟抖动? 6 20. FPGA 设计中对时钟的使用?(例如分频等) 6 21. IC 设计中同步复位与异步复位的区别 6 22. MOORE 与 MEELEY 状态机的特征 6 23. FPGA 中可以综合实现为 RAM/ROM/CAM 的三种资源及其注意事项? 6 24. 什么是竞争与冒险现象?怎样判断?如何消除? 7 25. 查找表的原理与结构 7 26. 寄生效应在IC设计中怎样加以克服和利用 7 27. 设计一个自动饮料售卖机,饮料10分钱,硬币有5分和10分两种,并考虑找零, 7 28. 数字IC(ASIC)设计流程: 8 29. SERDES的高速串行接口 8 30. 什么是状态编码技术? 解释一下。 8 31. FIFO简单讲解(*) 9 32. IC设计前端到后端的流程和EDA工具? 12 33. FPGA设计中如何实现同步时序电路的延时? 12

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