一、将工程模块化,利用图形设计文件建立更大的工程
模块工程文件(“Block Diagram/Schematic File”或“Verilog HDL File”)编译仿真成功后就可以 将其模块化,然后在更高层次将各个模块级联起来,构成更大得工程。
1、模块化
『File』→『Creat/Updata』→『Creat Symbol Files for Current File』 然后编译器会自动将当前工程完整得编译一遍,然后生产图形模块,放在存放当前工程的文件夹里。
二.RTL Viewer:
1.1打开方法:Tools—Netlist—RTL Viewer
注意:在这之前必须已经执行过综合或全编译。
FPGA学习日志
最新推荐文章于 2024-09-11 19:58:03 发布