ARMv7(cortex A系列架构)——指令流水线及访问乱序

一、处理器特性
    1、超标量
    2、乱序执行

二、五级指令流水线
    1、取指————>译码————>发射————>执行————>写回
       "其中发射和执行都是乱序的"

三、指令执行乱序引起的内存访问乱序及其解决方案————内存屏障
    1、指令乱序的成因有二
        (1)编译时，编译器优化导致的内存乱序访问。
        (2)运行时，多CPU间交互引起的内存乱序访问。
四、针对指令乱序成因一引起的内存访问乱序
    Linux内核barrier()宏告诉编译器，不要为了性能优化而将这些代码重排。

五、针对指令乱序成因二引起的内存访问乱序
    ARM Cortex-A系列处理器实现弱一致性内存模型，实际上就是把程序运行的内存一致性问题交给了
    程序员处理，所以提供了三条内存屏障指令(汇编指令)。
    1、DMB:数据存储屏障
    2、DSB:数据同步屏障
    3、ISB:指令同步屏障