Xilinx 网标文件封装方法

Xilinx 网表文件封装方法

1.综合属性I/O Buffers设置
设置Settings–>综合 synthesis–>选项options下拉至最后一项：More Options，将其值设置为：-mode out_of_context

-mode out_of_context表示在该级不插入任何I/O BUFFERs，该选项类似ISE里在相应设置处不勾选I/O BUFFERs。

在选项options中找到“-flatten_hierarchy”，将层级结构设置为“full”，
层级结构则可设置“-flatten_hierarchy”选项为“full”：“全”该选项指示工具把层级全面变平，只剩下顶层，保护IP的层级结构不被其他用户清楚查看。

2.综合
运行综合synthesis，完成综合后，打开综合设计open synthesized design

3.生成仅包含IO端口信息的empty module

打开综合设计open synthesized design后，在TCL命令窗口执行如下命令：
2017.4之前版本:
write_verilog -mode port F:/xxx.v
2018.1之后版本：
write_verilog -mode synth_stub F:/xxx_stub.v
其中F:/替换为要存放的路径，如未指明路径，则将存放到工程文件所在路径下。

4. 生成edf文件

1）若不含Xilinx IP则可通过如下命令生成edf文件：
write_edif F:/xxx.edf

2）若含Xilinx IP则需通过如下命令生成edf文件：
write_edif -security_mode all F:/xxx.edf

5.新工程中网表文件调用
将上述生成的xxx_stub.v和xxx.edf添加到新工程中即可。