关于ise，vivado，quartus生成网表文件的生成和使用

关于ise，vivado，quartus生成网表文件的生成和使用

一. vivado

1. 确保你提交的代码为顶层
   右键你的.v文件，选择Set as Top。
   

2. 设置Setting→Project Settings→Synthesis
   设置为full可以打平整个设计，这样他人就看不到你的层次逻辑
   设置为-mode out_of_context，这样该级不会插入任何IO/BUFFER
   

3. TCL控制台中输入指令生成对应空壳引脚.v和.edf
   

4. 生成.v指令：
   write_verilog -mode synth_stub G:/zynv_download/safe_vivado/test_top.v
   其中.v文件名需要和你的top名字一样。

   生成.edf指令：
   write_edif G:/zynv_download/safe_vivado/test_top.edf
   如果工程含有Xilink IP则输入：
   write_edif -security_mode all G:/zynv_download/safe_vivado/test_top.edf

   对应路径下出现.v和.edf文件
   使用.edf时，只需要外面包一层top.v，然后把这个.v和.edf吃进去就行了。

二. ise

1. 确保你提交的代码为顶层
   右键你的.v文件，选择Set as Top Module。
   

2. 进入synthesize-XST中的Process Properties
   取消Xilink Specific Option中的-iobuf
   

3. 进行综合Synthesize-XST，.ngc文件会出现在工程文件夹下

4. 编写一个与当前网表文件头一样且只含有输入输出口的.v文件
   然后在外面套一层并把这个.v和.edf吃进去就行了。
   

三. quartus II

1. 确保你提交的代码为顶层
   右键你的.v文件，选择Set as Top Module。
   

2. 右键你的顶层，选择Design Partition，
   选择Export Design Partition，后续选中所需要的点击OK即可。
   

3. qxp文件使用直接对qxp进行例化即可。