vivado封装edf网表文件详细步骤

(1）设置需提交的源代码的最顶层为TOP层。可以看到内部调用模块。
(2）在设置选项的综合设置中选中打平整个设计，防止别人看到模块层次。
设置-mode out_of_context属性，表示在该级不插入任何I/O BUFFERs。
层级结构则可设置“-flatten_hierarchy”选项为“full”：“全”该选项指示工具把层级全面变平，只剩下顶层，保护IP的层级结构不被其他用户清楚查看。

     运行综合synthesis，完成综合后，打开综合设计open synthesized design。

(3）tcl控制台输入，导出空壳引脚描述文件。输出文件名跟顶层名一致。
2017.4之前的版本
write_verilog -mode port F: /xxx.v

    2018.1之后的版本：
    write_verilog -mode synth_stub F: /xxx.v

（4）tcl控制台输入，导出综合后的网表文件。
若不含Xilinx IP则可通过如下命令生成edf文件：
write_edif F: /xxx.edf

 若含Xilinx IP则需通过如下命令生成edf文件：
 write_edif -security_mode all F: / xxx.edf

可以看到在F盘下生成了相关v和edf文件。

使用EDF网表文件
（1）在新工程中导入空壳v文件及edf网表文件并在top层例化（需要例化的地方例化）。
（2）直接综合适配绑定管脚即可。查看适配结果，可以看到已经适配布线完成。