技术复盘:Flash Memory揭秘(2)

目录

1.NOR\NAND Flash

2.eFlash在先进制程中的挑战

3.小结

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上一篇技术复盘:Flash Memory揭秘(1)-CSDN博客我们从NVM 的分类，Flash的编程\擦除基本原理做了分析，下一篇我们将继续描述Nor、NANDFlash区别，以及eFlash在车规MCU中遇到的问题。

1.NOR\NAND Flash

在了解了Flash Cell的基本原理后，我们来看看目前市面上常见的存储器类型。

按照架构分为两类：NOR(或非) Flash和NAND(与非) Flash，具体如下。

我们把1.2节里的CG、Drain和Source分别对应WL(Worl Line)、BL(Bit Line)和SL(Source Line)，可以明显发现NOR Flash中每个Cell均为并行连接，只要有一个WL拉高，对应的BL就会拉低，因此叫做NOR；

NAND Flash则把所有Cell串联起来，必须所有的WL 拉高，BL才会拉低，因此叫做NAND。

通常根据厂家不同，WL下挂的所有Cell组成一个Page，多个WL组成一个logic Block(也叫logic sector)，多个logic sector组成一个物理Block（也叫Bank）。如下：

可以看到，在Flash读的效率上，由于NOR Flash的并行连接，因此具备更好的随机访问能力（可以快速读某个bit），而NAND Flash的访问必须要先读取Page，效率较低。

在擦写操作上，NOR Flash擦除只能在块的基础上执行，而写过程可以每次在单个字节或单词上执行，而NAND Flash要求在写入新数据之前先以块的形式擦除数据。

因此，我们可以发现NOR Flash和NAND Flash经常应用在不同场景：

• NOR Flash：MCU代码存储和执行，需要高速随机访问能力；
• NAND Flash：适合大容量存储，代码需要拷贝至RAM运行。

事实上，我们上述仅仅讨论的是浮栅型技术路线。AMD、东芝、三星一直致力于电荷捕获型(Charge Trap)技术路线。

这里没有具体研究，就不谈了。 

2.eFlash在先进制程中的挑战

车规MCU的eFlash由于需要存放和执行代码，因此通常均为NOR Flash架构；

随着MCU的性能要求越来越高，大厂开始尝试使用先进制程，但在推进的过程中，可以很容易定位到Flash的稳定性与工艺之间有一个比较大的矛盾。

我们知道，NOR Flash是由WL和BL交织组成，每个交织点表示一个Cell存放电子。如下：

存放电子的实体是浮栅，它与P-Well之间的隧道氧化层是保证电子不出现逃逸的重要组成，一旦制程变小，该绝缘层相应就会变得更小，这就更容易出现电子逃逸的情况，这是eFlash往先进制程迈进的桎梏之一；

其次，随着制程的缩小，cell之间的距离也越来越近，两个相近的绝缘体之间构成电容，所以一个存储单元Cell会与周边Cell形成耦合电容，这就会影响其他Cell的电荷大小，会导致存储单元“写不准”、“读不准”，因为我们不知道一个存储单元的Vt中，究竟有多少成分是隶属于周边浮栅的耦合效应，又有多少是存储单元真实的Vt，这样也就更容易出现Flash位翻转问题。

最后回到制程缩小导致的浮栅尺寸缩小，那自然保持电荷的能力也会进一步下降；

此外如何考虑功耗、散热以及最重要的成本问题，目前也没有看到比较成熟的eFlash先进制程解决方案。

3.小结

本文主要分析了Flash的分类，利用易于理解的隧穿效应来解释了Flash的基本原理。

事实上，随着eFlash逐渐逼近物理极限，我们可以看到各大MCU厂商正在寻找其他的存储解决方案，例如PCM(Phase-Change Memory)：相变存储器、STT-MRAM(Spin-Transfer Torque )：嵌入式自旋转移矩磁阻RAM、RRAM(Resistive RAM)：电阻随机存储器。

而eFlash是否会推出历史舞台？我们拭目以待！

就酱，债见！