方法在本人博客《状态机的Verilog写法》已经写明,为了方便查看,特意拎出来。
方法1: Testbench
设计文件含有状态机时,对应的仿真文件testbench里增加一段参数转ASCII码的代码,即可在Modelsim中显示出状态机名称,如下所示:
1 //-------------------------------------------------------------------------- 2 //-- 状态机名称查看器 3 //--------------------------------------------------------------------------