Verilog 二选一多路选择器 Modelsim设计。

最新推荐文章于 2024-05-20 14:42:14 发布
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本文介绍了如何使用Verilog设计一个二选一多路选择器，并通过Modelsim进行仿真验证。在设计中，当sl信号为高时，输出b；sl为低时，输出a。内容包括逻辑图、Verilog代码和仿真结果。
摘要由CSDN通过智能技术生成

一个简单的二选一多路选择器

逻辑图

 

Verilog源程序

module Mux_Two
(
    input   a,     //Data
    input   b,     //Data 
    input   sl,    //High: b  ;Low: a
    
    output reg out  
);
always@(sl or a
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output out;reg out;if(!sl) out=a;else out=b；endmodule。
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timescale 1ns/1ns //时间精度，第第一个为单位，第二个为精度。mux2 mux2_test( //用设计定义的函数进行连线。//初始化输入与输出，用原函数与目标连接，给输入和输出赋值。//定义为输入型和输出型。initial begin //进行给数值验证。
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